JPS63131623A - チエンのアルゴリズム実現装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンパクトディスク、ディジタルオーディオテ
ープレコーダ、あるいは光デイスク装置等の符号誤り訂
正に用いられるチェンのアルゴリズム実現装置に関する
ものである。

従来の技術 近年、光ディスクを用いたデータファイル装置等の開発
が活発に行われており、実質的な再生データのエラー率
を十分低く抑えるために符号ｉｂ訂正技術が利用されて
いる。この場合、有限体ＧＦ（ｑ”）上で定義されるリ
ードソロモン符号が用いられることが多い。この場合の
誤り訂正手順は次の様である。

（１）受信単語からシンドローム（Ｓ、、Ｓ、・・・・
・・５２ｔ−１）　　を計算する。

＠）　シンドロームから誤り位置多項式の係数を求める
。

（３）誤り位置多項式の根（誤り位置数）を求める。

４）誤り位置数より誤り数値多項式を求め、誤り数値を
求める。

上記の中で、上記Ｇ３）の誤り位置多項式の根を求める
方法として従来からチェノのアルゴリズムがよく用いら
れている。

まず、チェノのアルゴリズムについて簡単に説明するた
めに次の多項式を定義する。

（１）情報多項式：Ｄ（ｘ）△’：Ｒ’　ａ、ｘｌ−に
〇 ＠）検査多項式：　Ｐ　□Ｃ）△”−、Ｘ’　−’　ｐ
ｌ　Ｘ’−工＝Ｏ （３）送信多項式：Ｔ（Ｘ）Δ、Σ　ｔｉ’　Ａ　Ｐ（
り＋ｘ’″−Ｄ　（ｘ）−に〇 ４）受信多項式：Ｒ（Ｘ）ΔΣｒ１ｘ１−１＝０ （６）誤り数値多項式：Ｋ（ｘ）ａΣ　６４　ｘ’　ａ
Ｒ（ｘ）　−Ｔ（ｘ）１＝０ （但し、短縮化された符号の場合はｎ−４ｎ′であり、
ｎ）ｎ’である。） 前述の様に、！！ず、受信語を用いてシンドロームが計
算され１次にこれを用いてユークリッドのアルゴリズム
あるいは、バーレカンプのアルゴリズム等を用いて誤り
位置多項式が求められる。次にこの誤り位置多項式を用
いて誤り位置数（誤り位置）が求められる。ここに、チ
ェノのアルゴリズムが適用される。

もしも、リードンロモン符号で、たかだかｔ個の誤りが
生じたのであれば、誤り位置多項式％式％ は、受信多項式の最下位次数を第０行として、第１行（
第（ｉ−Ｈ）番目）に誤りがある場合には誤り位置数は
α−１＝αｎ−ｉとなり ａ　（ａ”）　＝　３６ｊ＠　ａ−１ｊ　＝□ｊ＝。

となる（ただし、αは原始多項式の原始元。

ｎ＝ｑ　　−１）、　ここで。

〕、１へ（７ｊ１１（Ｚ″″３″１ という量゛を定義するとすれば −（ｎ−１）ｊ σｊ、ｎ−＋＝σ、・α　　　・＝σｊ、α−ｎｊ、α
ｊ＝σｊ１１（αｎ）−ｊ・αｊ＝σ・・αｊコ となり、また σｊ　＊　’−、”う・α　　　＝５・α−１ｊ・αゴ
ー（１−１）ｊ ＝σｊ、ｉ・αｊ という関係が成立する。

即ち、誤り位置多項式の第（ｉ−１）行の各係数は第１
行の各係数を一乗したものとなる。そこについてテスト
し、この和がゼロとなるところに誤りがあることがわか
る。

第３図は従来のチェ／アルゴリズム実現装置を示すもの
であり、ｑＩ１１＝２１とすると２１〜２４はｍｂｉｔ
のパラレルラッチ、２５〜２８は係数器、２９は加算器
、３０は入力ゼロを判定する入力ゼロ判定装置、３１は
入力ゼロ判定装置３０による判定結果がＮＯの場合の出
力、３２は入力ゼロ判定装置３ｏによる判定結果が二〇
の場合の出力である第３図でｅｌｊは誤り数値である。

以上の様に構成されたチェノのアルゴリズム実現装置に
ついて、以下その動作について説明する。

まず、受信単語からシンドロームが計算される。

このシンドロームから誤り位置多項式の係数σ。、σ７
．σ２．σ５．・・・・・・σ、が求められる。

次に、この誤り位置多項式の係数が第３図のｍｂｉｔパ
ラレルラッチ２１〜２４にプリセットされる。このとき
、それぞれのラッチの出力とパ１”即ち、σ。が加算器
２９で加算１クロツクシフトされ、その出力が入力ゼロ
判定装置３０に入力される。この結果がゼロであれば、
前述の説明の様に受信多項式の最上位次数相当の受信単
語に符号誤りが発生していることになり、この結果がゼ
ロでなければ受信単語には符号誤りは発生していないこ
とになる。

次に第３図のｍｂｉｔのパラレルラッチ２１〜２４に１
クロツクを同時に印加しデータ内容をシフトし、前回と
同様にその加算結果、即ち、誤り位置多項式がゼロであ
るかどうかを判定する。この動作を全部でｎ回繰り返し
、加算結果がゼロの場合のシフト回数、あるいは誤り位
置数αｎ−ｉを記憶する。この場合の受信単語、即ち、
受信多項式と誤り位置数の関係を第４図に示す。第４図
に示される様にチェンのアルゴリズムでは、１回データ
がシフトされるごとに誤り位置数は第４図の左から右へ
α→α０とシフトされ、このときの誤り位置は第（ｎ−
１）行から第０行へとシフトする。即ち、受信単語の最
下位の次数を第０行とすると第１行　（ｉ＋１番目）に
おける誤り位置数はαｎ−ｉである。

発明が解決しようとする問題点 しかしながら、上記の様な構成では、短縮化された符号
、即ち、前述された例えばＣＦ（ｑ）上の符号におイテ
、符号長がｎ＝ｑ！ｌｌ−１＝２″′−１単語より短か
い場合には、実際の符号長よりも多い、即ち、短縮化さ
れていない符号と同様のクロックシフトを必要とし、そ
のため余分な演算時間を要し高速化の妨げの一因となっ
ていた。

本発明は上記問題点に鑑み、短縮化された符号のチェン
のアルゴリズム演算において、無駄なデータシフトをな
くシ、高速演算（処理）することのできるチェノのアル
ゴリズム実現装置を提供するものである。

問題点を解決するだめの手段 この目的を達成するために本発明のチェンのアルゴリズ
ム実現装置は、従来のチェノのアルゴリズム実現装置が
複数個のｍｂｉｔパラレルラッチに初期化時に誤り位置
多項式の係数を直接プリセットするのに対し、短縮化さ
れていない符号の符号長をｎ短縮化された符号の符号長
をｎ′とすると誤シ位置多項式の各係数ちにα（ｎ−ｎ
’＋１）ｊを乗じ、その結果を前述の複数個のｍｂｉｔ
のパラレルラッチにプリセットする様に構成されている
。

作用 この構成によって、短縮化された符号の誤り位置数を求
めるために、あらかじめ既知である短縮化されない場合
の符号長、本発明の場合の例ではｎ＝ｑ”−１＝２”−
１と短縮化された符号の符号長ｎ′かｄα（ｎ−ｎ’＋
＋）ｊなる値を求めておき、（ｎ　−ｎ’　−）−１）
回のシフトをする代わりに誤り位置多項式の各係数σに
α（ｎ−ｎ’＋１）ｊを乗じ１．その結果を前述の複数
のｍｂｉｔパラレルラッチにプリセットし、それ以後（
ｎ’−１）回のシフトを繰り返えす。これにより従来、
短縮化されていた符号であるにもかかわらず、短縮化さ
れていない符号と同じ処理ステップを必要としていたも
のが（ｎ−ｎ’−Ｈ）回のシフトの分だけ高速処理化可
能となる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例におけるチェンのアルゴリズ
ム実現装置のブロック図を示すものである。第１図にお
いて、１〜４はｍｂｉｔのパラレルラッチ、５〜８及び
４１〜４４は係数器、９は加算器、１０は入力ゼロ判定
装置であり、１１．１２は入力ゼロ判定装置１ｏの出力
である。ここで、パラレルラッチ１〜４．係数器６〜８
、加算器９、入力ゼロ判定装置１ｏは従来例の構成と同
じものである。

以上の様に構成されたチェノのアルゴリズム実現装置に
ついて、以下その動作について説明する。

まず、あらかじめ求められた誤り位置多項式の各係数σ
ｊに短縮されていない場合の符号の符号長ｎと短縮され
た符号の符号長ｎ′から決定される係数α（ｎ−ｎ’＋
１）ｊ　を乗じ、その出力を複数のｍｂｉ、ｔパラレル
ラッチ１〜４にプリセットする。

次に、このプリセット状態から（ｎ’−１）回のシフト
をとのｍｂｉｔパラレルラッチ１〜４で繰り返し、１回
のシフトごとに加算器９で全てのラッチ出力と°°１”
を加算し、さらにその出力を入力ゼロ判定装置１ｏで判
定する。

入力ゼロ判定装置１ｏの判定結果がゼロのときは受信単
語のその位置に符号誤りが発生しており、判定結果がノ
ンゼロのときは符号誤りなしである。

この様にして求められた誤り位置数α−１から実際の符
号誤り位置を求め、さらに誤り数値を求めて符号誤りを
実行する。

第２図は従来と本実施例において、短縮化された符号の
誤り位置数を求めるチェンのアルゴリズム実現装置の動
作原理を示すもので、第２図に示すように本実施例では
、ｎ＝ｑＷ′−１＝２°−１と短縮化された符号の符号
長ｎ′からα（ｎ−ｎ’−Ｈ）ｊなる値を求めておき、
（ｎ−ｎ’＋１）回のシフトをする代わりに誤り位置多
項式の各係数σｊにα（ｎ−ｒｆ　＋＋　）ｊを乗じ、
その結果を前述の複数のｍｂｉｔパラレルラッチにプリ
セットし、それ以後（ｎ’−１）回の７フトを繰り返す
ことにより、従来短縮化されていた符号であるにもかか
わらず、短縮化されていない符号と同じ処理ステップを
必要としていたものが（ｎ−ｎ’＋ｌ）回のシフトの分
だけ高速処理化可能となるものである。

以上の様に本実施例によれば、誤り位置多項式の根を求
める装置に誤り位置多項式の各係数σｊに短縮されてい
ない符号の符号長ｎと短縮されている符号の符号長ｎ′
及び原始多項式の原始光αで（ｎ−ｎ’＋＋）ｊ 決定される係数α　　　　　をあらかじめ乗じておくた
めの係数器を設けることにより、短縮化された符号の誤
り位置数を少ないステップ数により高速に求めることが
できる。

発明の効果 以上の様に本発明によれば、誤り位置多項式の根を求め
る装置に誤り位置多項式の各係数σｊ　に短縮されてい
ない符号の符号長ｎと短縮されている符号の符号長ｎ′
及び原始多項式の原始光αで決定される係数α（ｎ−ｎ
’−Ｎ　）ｊ　　をあらかじめ乗じておくための係数器
を設けることにより、短縮化された符号の誤り位置数を
少ないステップ数により高速に求めることができる優れ
たチェンのアルゴリズム実現装置を実現できるものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるチェンのアルゴリズ
ム実現装置のブロック図、第２図は従来と本発明の短縮
化された符号の誤り位置数を求めるためのチェンのアル
ゴリズム実現装置の動作原理を説明するための状態図、
第３図は従来のチェンのアルゴリズム実現装置のブロッ
ク図、第４図は従来のチェンのアルゴリズム実現装置に
おける短縮化きれていない符号処理の動作原理を説明す
るための状態図である。 １〜４・・・・・・ｍｂｉｔパラレルランチ、４１〜４
４・・・・・・係数器、９・・・・・・加算器、１０・
・・・・・入力ゼロ判定装置。

Claims (1)

【特許請求の範囲】
1. 有限体ＧＦ（ｑ＾ｍ）上で定義された短縮化されたリー
   ドソロモン符号の誤り訂正装置の中の誤り位置数を求め
   るためのチェンのアルゴリズムを実現する装置であって
   、短縮化されていない符号の符号長ｎと、短縮化された
   符号の符号長ｎ′と原始多項式の原始元αとで決定され
   る係数α＾（＾ｎ＾−＾ｎ＾′＾＋＾１＾）＾ｊを誤り
   位置多項式の各係数σ＿ｊ（ｊは誤り位置多項式の次数
   ）に乗ずる係数器と、この係数器の出力が個々にプリセ
   ットされる複数個のラッチと、この複数個のラッチの入
   出力間に挿入された係数器と、この複数個のラッチ出力
   及び“１”を入力とする加算器と、この加算器の出力を
   入力とする入力ゼロ判定装置とを備えたことを特徴とす
   るチェンのアルゴリズム実現装置。