JPS6379423A - チエンサ−チ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、誤り訂正符号の復号化回路の内部の誤り位
置を求めるチエンサーチ（Ｃｈｉｅｎ　５ｅａｒｃｈ）
回路に関し、特に短縮化巡回符号に適用して有効なもの
に関するものである。

〔従来の技術〕

第２図は従来のチエンサーチ回路のブロック図である。

図において、１は情報入力端子、２は情報出力端子、３
は受信語を蓄積しているバッファメモリ、Ｋｏは誤り位
置多項式σ（ｚ）の係数σ。

を記憶するレジスタ、Ｋ１は同様にσ　（ｚ）の係数σ
、を記憶するレジスタ、・・・、Ｋｔはσ（ｚ）の係数
σ、を記憶するレジスタである。Ｍｏはガロア体の元α
１°０と係数σ。との乗算を行う乗算器、Ｍｌはガロア
体の元α正゛１と係数σ、との乗算を行う乗算器、・・
・、Ｍｔはガロア体の元α五゛１と係数σ、との乗算を
行う乗算器、４はの演算結果が“０”であったか否かを
判定する判彪回路、６は誤り位置ｉに対するガロア体の
元α正とシンドロームの値などにより誤りパターンを計
算し、バッファメモリより読みだした情報を訂正する訂
正回路である。

ここでまず、従来の一般的なりＣＨ符号、リード・ソロ
モン符号の復号法を述べる。

■シンドロームＳ、、Ｓ、、・・・＋　　５ｔｔ−＋を
計算する。

をＳ、より求める。

シンドローム多項式Ｓ　（ｚ）からユークリッドアルゴ
リズムを用いて誤り位置多項式σ（ｚ）および誤り数値
多項式η（２）を求める。

■誤り位置多項式σ（ｚ）からチエンサーチ回路より誤
り位置を求める。

■誤り位置情報、誤り位置多項式、誤り数値多項式から
誤り数値を求め訂正を行う。

今、ＣＦ　（２’　）上の（１４８，１３２，１７）リ
ード・ソロモン符号を復号化する場合を例にとって説明
する。

■では受信語（受信された符号語）ｆ”１（１＝１４７
．１４６．・・・、０）に対するシンドロームｓｏ　、
　Ｓｌ　、・・・、Ｓｌ、を計算する。

（ｊ−０，１，・・・、１５） ０式（１）のＳｊよりシンドローム多項式Ｓ　（ｚ）を
作りユークリッドのアルゴリズムよりσ（Ｚ）を求める
。

なおα五は位置ｉに対するガロア体の元である。

このシンドローム多項式Ｓ　（ｚ）は α直＝α−ｉ とも表される。

次にユークリッドアルゴリズムなどで誤り位置多項式σ
（ｚ）と誤り数値多項式η（ｚ）を求める。

Ｊ４五 但し、Ｅは誤り位置の集合である。ここでｅ！は誤り位
置ｉの誤りパターンである。このユークリッド復号法に
ついては、文献「村山、笠原、手沢、滑川、”Ｇｏｐｐ
ａ符号に関する二、三の考案”信学技＠ＰＲＬ７３−７
７、ｐｐｌ　１−２０Ｊなどに詳述されているのでここ
では述べない。

０次にチエンサーチ回路によりσ（２）の根を求めて誤
り位置数を求める。

ｔｙ　（ｚ）＝ａ、ｚｔ＋σＬ−、ｚｔ−１＋・・−σ
、ｚ＋σ。

・・・（６） 式（６）の２にα０、α１、・・・、α２″４の値を代
入し、加算器４で次式を計算する。

を計算する。（７）式のＰ！が”Ｏ”になった時のα−
五の値が位置多項式の根になっており、α−１より対応
する誤り位置ｉが求まる。

■誤り位置が求まれば訂正回路６で誤りパターンｅ１を
式（５）より求め、受信語のデータを読み出して式（１
）より訂正を実行し出力端子２より出力する。

〔発明が解決しようとする問題点〕

この従来の方式の符号を短縮して用いる場合、即ち位置
１４８〜２５４については０とみなして処理する短縮化
巡回符号に用いる場合、次のような問題点が生ずる。今
、符号長ｎ−２５５，情報記号長に−２３９，最小距離
１７のガロア体ＧＦ（２″）上のリード・ソロモン符号
を短縮してｎ−１４８，情報記号数に−１３２とする。

すると従来方式では式（７）のＰ！の値をＯから２５４
まで計算するので、短縮により実際値が存在しない（０
とみなしテイル）ｃｔ−２Ｓ４．　　（ｚ−ｔｓζ・Ｉ
、　　Ｑ’−１４’の値まで計算を実行することになり
、時間的な無駄が有る。そこで、式（７）の計算におい
て乗算回路のかわりに除算回路を用い、所期値として１
−２５４から計算すれば遅延時間が少なく上記弊害をな
くすことができる。しかるにこのように構成した場合、
除算回路が必要となり、また一般に除算回路は乗算回路
より複雑でかつ演算時間がかかるという問題がある。

この発明は、かかる点に鑑みてなされたもので、複雑化
することなく計算スピードの向上を図ることができるチ
エンサーチ回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明にかかるチエンサーチ回路は、誤り位置多項式
の係数と乗算すべきガロア体の元を組み替えて係数σ、
にα０乗算器、σｔ−ｉにα１乗算器、・・・、σ。に
α２乗算器を対応させることにより、即ち、除算回路を
用いることな〈従来通りの乗算回路と係数レジスタの組
み合わせを変えるだけで、短縮化巡回符号のチエンサー
チ回路における演算速度を大幅に少なくすることができ
るようにしたものである。

〔作用〕

この発明においては、係数σｊとα１乗算器の組み合わ
せる順序がもとのチエンサーチの回路と逆になっている
ため、短縮化巡回符号において実際値が存在しない位置
については計算が不要となり、もとの短縮してない符号
の復号器とほとんど同じ構成でありながら除算回路を使
わず少ない遅延時間で誤り位置を求めることができる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の゛一実施例によるチエンサーチ回路で
ある。図中、第２図と同一符号は第２図と同等もしくは
相当部分であり、本実施例においては誤り位置多項式の
係数と乗算すべきガロア体の元とを組み替えて、係数σ
、にα０乗算器を、σ、−８にα１乗算器を、・・・、
σ。にα１乗算器を対応させている。

次にこのチエンサーチ回路の作用効果について説明する
。今、符号長ｎ−１４８，情報記号数に−１３２，最小
距離１７で、誤り訂正個数ｔ−８とする。シンドローム
多項式５（ｚ）ｔ−としたとき、誤り位置多項式は ｔｙ　　（ｚ）ｍｅｔ　ｚ’　＋ｅｔｔ−，’−’　　
十用＋ｔｙ。

・・・（９） となる。位置ｉに誤りある時、対応するガロア体の元α
−五を代入したσ（α−Ｌ）は となる。

σｊ＋ｊ　冨σｊα−１°１　　　　　　　　・・・（
２）とおけば σｉ＋１５４−σｊ　α−＜ｔｓｓ−目ｊ　＝σｊｃｘ
Ｊ・・・α覆 となり σｊ、五−ピー１σ、　ｃｔ−＋１−＋）ｊ　−σｊ＋
（αｊ・・・ａり という関係式が成立する。弐〇ａを漸化的に操り返して
演算し、この和がゼロとなるα″１に対する誤り位置を
出力するのがチエンサーチである。この方式では式Ｑｌ
の根の形がα−１になっているため（α−１−αｚｓａ
−ｉだから）位！２５４，２５３．・・・。

１４８についても毎回計算しなければならない。

即ちａ乃式から明らかなように、位置２５５から順にＯ
まで計算するようにしている。しかるに、短縮化巡回符
号については位置２５４〜１４８は実際値は存在せず、
そこは誤りが無いのは分かっているため無駄である。そ
こで式（９）を次式に変換する。

ｅｔ　（ｚ）　＝σ。ｚ１＋σ　ｚｔ−１＋…＋σ。

位置ｌに誤りが有る場合、 となる。ここで ７πτ−σｔ−Ｊ　α”°１　　　　　　　　・・・α
Ｄとおけば ’ｊ＋１−σ−ｊα（０＋Ｉ）Ｊ−σｔ−ｊ　α１・・
・α勅となり σＪ＋ｉ＋＋”’ｔ−ｊ’！（ｆ”’”６ｊ、ｉ（Ｘ’
”’α９つという関係式が成立し、高速にチエンサーチ
が実行できる。即ちαｅ式から明らかなように、本実施
例においては位ｔｏから計算を行うようにしており、従
って短縮化巡回符号において実際値の存在しない位置１
４８〜２５４についての計算が不要となり、従来方式に
比し遅延時間が短縮される。

〔発明の効果〕

以上のように、この発明によれば、チエンサーチの係数
レジスタとガロア体の元α１の乗算器の組み合わせを変
えているので、存在しない誤り位置に対応するガロア体
の元α。の計算をする必要がなく、その分針車スピード
の向上が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるチエンサーチ回路のブ
ロック図、第２図は従来のチエンサーチ回路のブロック
図である。 １・・・情報入力端子、２・・・情報出力端子、３・・
・バッファメモリ、４・・・加算器、５・・・ゼロ判定
回路、６・・・訂正回路、Ｋ、、に、、・・・ｌ　Ｋｔ
、・・・係数レジスタ、ＭＯ＋　Ｍ＋　＋　・・・＋　
Ｍｔ・・・ガロア体の元α０゜α１．・・・、α１乗算
器。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）巡回符号を短縮した短縮巡回符号の復号化回路の
   中で用いるチエンサーチ回路において、誤り位置多項式 σ（ｚ）＝σ＿ｔＺ＾ｔ＋σ＿ｔ＿−＿１Ｚ＾ｔ＾−＾
   １＋・・・＋σ＿０但し、ｔは誤り訂正個数 の係数σ＿ｔ、σ＿ｔ＿−＿１、・・・、σ＿０と対応
   するα＾ｔ乗算器、α＾ｔ＾−＾１乗算器、・・・、α
   ＾０乗算器の対応する順序を逆にしてσ＿ｔにはα＾０
   乗算器、σ＿ｔ＿−＿１にはα＾１乗算器、・・・、σ
   ＿０にはα＾ｔ乗算器を対応させて設け、 上記の値の総和 ＾ｔΣ＿ｊ＿＝＿０σ＿ｊα＾−＾ｊ＾・＾ｊを計算す
   る加算器を設け、 該加算結果が０になるか否かを判定する判定回路を設け
   たことを特徴とするチエンサーチ回路。