JP3105908B2 - 有限体上の乗算器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は有限体上の乗算器、特に光デイスクや光磁気
デイスク，衛星通信等の通信路に対するデータの誤りを
検出及び訂正する誤り訂正符号の分野に利用される有限
体上の乗算器に関するものである。

［従来の技術］ 近年、光デイスク等のメモリーシステムをはじめとす
る各種デイジタルシステムの信頼性向上の方法として、
誤り訂正符号の適用が浸透してきている。なかでも、BC
H符号は実用上非常に重要な符号であり、衛星通信や光
デイスク，光磁気デイスク等に広く利用されている。こ
こで、BCH符号の処理は有限体上の加算と乗算とによつ
て行うことができる。

［発明が解決しようとしている課題］ しかしながら、BCH符号の処理の装置化において、加
算は有限体上の原始多項式に関わりなく排他的論理和
（以下EXOR）によつて簡単に実現することができるが、
乗算は１つの原始多項式だけであつても比較的複雑な回
路を必要とした。特に、汎用性を持つた有限体上の乗算
器、例えば複数の原始多項式上の乗算から１つの原始多
項式上の乗算を選択して乗算を実行する乗算器を実現す
ることは非常に困難であつた。

本発明は、上述の欠点を除去し、ある有限体の複数の
原始多項式のいずれの根の多項式で表現された元につい
ても、それらの乗算が実行可能な汎用性の高い、且つ小
さな回路規模で実現できる有限体上の乗算器を提供す
る。

［課題を解決するための手段］ この課題を解決するために、本発明の有限体上の乗算
器は、ある有限体の複数の原始多項式の１つを選択する
選択手段と、該選択手段により選択された原始多項式の
根の多項式で表現された前記有限体上の第１及び第２の
元を入力する入力手段と、前記第１の元を入力して、各
段で前記選択手段により選択された原始多項式の根を乗
じる複数段接続された第１の乗算手段と、前記第１の乗
算手段への入力及び各段の出力のそれぞれに、前記第２
の元の係数の対応する１つを乗じる第２の乗算手段と、
該第２の乗算手段の出力の総和を求めて前記第１及び第
２の元の積として出力する加算手段とを有することを特
徴とする。

前記第１の乗算手段の各段が、複数の原始多項式のそ
れぞれの根を乗じるために、当該複数の原始多項式にお
いて係数の一致する次数に関して、共通の論理ゲートを
使用する。

［作用］ かかる構成において、選択手段である有限体のいずれ
の原始多項式が選択されても、選択された原始多項式の
根の多項式で表現される前記有限体上の元の積が実現さ
れる。

［実施例］ 本実施例では、有限体上の原始多項式の例として、GF
（2⁸）上の次の２つの原始多項式について考える。

ｐ（ｘ）＝x⁸＋x⁴＋x³＋x²＋１ …（１） ｐ（ｘ）＝x⁸＋x⁵＋x³＋x²＋１ …（２） 通常、式（１）で示される原始多項式上の乗算器は、
式（１）の根をαとした場合、αを掛ける第４図の回路
と簡単な積及び和の回路との組合せによつて第３図のよ
うに表せる。

まず、第４図のαを掛ける回路について説明する。

αをx⁸＋x⁴＋x³＋x²＋１＝０の根としたとき、任意の
ｙが、 ｙ＝y₀＋y₁α＋y₂α^２＋…＋y₇α^７ と表わされるとすると、 α・ｙ＝y₀α＋y₁α^２＋y₂α^３＋…＋y₇α^８ ここで、α^８＋α^４＋α^３＋α^２＋１＝０より、 α・ｙ＝y₀α＋y₁α^２＋y₂α^３＋…＋y₇（α^４＋α^３ ＋α^２＋１） ＝y₇＋y₀α＋（y₁＋y₇）α^２＋（y₂＋y₇）α^３ ＋（y₃＋y₇）α^４＋y₄α^５＋y₅α^６＋y₆α^７ よつて、α倍の演算は第４図の回路で実現できる。す
なわち、第４図の入力Ａ［7:0］の８ビツトを［y₇,y₆,
…,y₀］とすると、出力Ｙ［7:0］の８ビツトは［y₆,…,
y₃＋y₇,y₂＋y₇,y₁＋y₇,y₀,y₇］となる。

次に、第３図の式（１）上の乗算器について説明す
る。

任意のｚ＝z₀＋z₁α＋…＋z₇α^７に対して、 ｙ・ｚ＝z₀y＋z₁・ｙα＋z₂・ｙα^２＋…＋z₇・ｙα
^７であり、ｙ・α^ｋは第３図において、７段接続された
第４図のα倍演算器の第ｋ段目の出力である。

ｙ・α^ｋ＝y_k0＋y_k1α＋…＋y_k7α^７とすれば、 z_k・ｙα^ｋ＝z_k・y_k0＋z_k・y_k1α＋…＋z_k・y_k7α^７ となる。

z_k・y_kiはANDをとればよいから、z_k・ｙα^ｋはAND
（一方がz_k共通で、他方がy_ki（ｉ＝０…７）の入力）
８個の並列となり、 ここで、積（AND）z_k・y_kiの８個の和（EXOR）は、NA
ND8個のEXORに等しいので、第３図のごとき構成にな
る。つまり、第３図はαによつて多項式表現された任意
の２元を乗ずる回路である。すなわち、第３図の入力Ａ
［7:0］を［y₀₇,y₀₆,…,y₀₀］、Ｂ［7:0］を［z₇,z₆,
…,z₀］とすれば、上式のα倍と積及び和がなされて、
出力Ｙ［7:0］の８ビツトには、 が出力される。

ところで、式（１）と（２）の違いはx⁴とx⁵の項だけ
であるので、式（２）の根βをかける回路は第５図のよ
うに表せ、信号ALBと信号XALBの選択によつて第４図の
αをかける回路と第５図のβをかける回路を選択する第
２図の回路により、式（１）と（２）の原始多項式を選
択できる−ALB＝0,XALB＝１のとき式（２）、ALB＝1,XA
LB＝０のとき式（１）が選択される−。従つて、第２図
の回路を７段組合せた第１図によつて、式（１）と
（２）の原始多項式を選択できる有限体上の乗算器が実
現できる。

尚、これは、任意のGF（2^m）上の任意の原始多項式に
ついても成立するので、８ビツトに限定はされないし、
又３つ以上の原始多項式を選択してもよいのは自明であ
る。

［発明の効果］ 以上説明したように、本発明によれば、ある有限体の
複数の原始多項式のいずれの根の多項式で表現された元
についても、それらの乗算が実行可能な汎用性の高い有
限体上の乗算器が実現できるという効果がある。更に、
この乗算器を小さな回路規模で実現することができる。

【図面の簡単な説明】

第１図は本実施例の式（１）の原始多項式上の乗算と式
（２）の原始多項式上の乗算とを選択して行う乗算器、 第２図は本実施例の式（１）の根αと式（２）の根βを
選択してかける回路、 第３図は式（１）の原始多項式上の乗算器、 第４図は式（１）の根αをかける回路、 第５図は式（２）の根βをかける回路である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ある有限体の複数の原始多項式の１つを選
   択する選択手段と、 該選択手段により選択された原始多項式の根の多項式で
   表現された前記有限体上の第１及び第２の元を入力する
   入力手段と、 前記第１の元を入力して、各段で前記選択手段により選
   択された原始多項式の根を乗じる複数段接続された第１
   の乗算手段と、 前記第１の乗算手段への入力及び各段の出力のそれぞれ
   に、前記第２の元の係数の対応する１つを乗じる第２の
   乗算手段と、 該第２の乗算手段の出力の総和を求めて前記第１及び第
   ２の元の積として出力する加算手段とを有することを特
   徴とする有限体上の乗算器。
2. 【請求項２】前記第１の乗算手段の各段が、複数の原始
   多項式のそれぞれの根を乗じるために、当該複数の原始
   多項式において係数の一致する次数に関して、共通の論
   理ゲートを使用することを特徴とする請求項１記載の有
   限体上の乗算器。