KR900006666B1

KR900006666B1 - 유한체상의 승산기

Info

Publication number: KR900006666B1
Application number: KR1019870011437A
Authority: KR
Inventors: 미찌히로 마쯔모도; 가즈히로 무라세
Original assignee: 마쯔시다덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1986-10-15
Filing date: 1987-10-15
Publication date: 1990-09-17
Also published as: US4918638A; EP0265180A2; KR880005515A; EP0265180A3

Abstract

내용 없음.

Description

유한체상의 승산기

제1도는 본 발명에 의한 유한체 GF(2⁴)상의 4-비트 승산기의 블록도.

제2도는 제1도에 도시된 이진승산기어레이의 동작설명도.

제3도는 제1도에 도시된 다항식제산기 일예의 동작설명도.

제4도는 제1도에 도시된 다항식제산기 다른예의 동작설명도.

제5도는 제2도에 도시된 이진연산을 실현하는 이진승산기어레이의 일예를 도시한 회로도.

제6도는 제3도에 도시된 연산을 실현하는 다항식제산기의 일예를 도시한 회로도.

제7도는 제4도에 도시된 연산을 실현하는 다항식제산기의 일예를 도시한 회로도.

제8도는 본 발명에 의한 유한체 GF(2^m)상의 m-비트승산기의 블록도.

제9도는 제2도에 도시된 연산을 실현하는 이진승산기어레이의 다른예를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 이진승산기어레이 12 : 다항식제산기

본 발명은 유한제(Gal0is field)상의 두개의 피일드원소(Field Element)의 승산을 행하는 회로에 관한 것이다.

디지탈데이타를 기록·재생하는 때에, 기록매체의 결함, 손상, 먼지 등에 기인하는 부호오차를 정정하기 위해서 오차정정부호가 사용된다. 특히, 근년 디지탈오디오신호의 기록 재생에, 인접(BCH)부호. 리이드-솔로몬(Reed-S0l0m0n)부호등이 실용화 되어 있다. 이러한 오차정정부호의 부호장치로서는. 유한체상의 피일드원소를 승산하는 승산기, 특히 고속, 저렴의 승산기를 요구한다.

그러한 승산기가 여러가지 제안되어 있다. 가장 고속, 저렴한 승산기라 생각되는 승산기의 일예가 미합중국 특허 제4,037,093호에 나타나 있다. 기재된 승산기는 제1단계에서 입력 F의 하나가 케스케이드(cascade)에 접속된(m-1)모듈로 승산기가 있다. 제2단계에서, 이러한 승산기의 출력비트와 입력 F의 비트는 다른 입력의 비트에 의해 각각 게이트되므로, 제3단계에서 최종적(積)을 발생하도륵 합하여진 부분적(m×m)을 발생한다.

이러한 부분적인 총수는 상기의 설명처렁 m²이다. 그러프로, m이 더 커지면, 부분적의 수는 굉장히 증가되고, 그 결과, 요구되는 승산기는 대형이면서 고가이면서도 고속연산은 하지 못한다.

본 발명의 목적은 유한체 GF(2^m)상의 두개의 피일드원소 P, Q의 승산을 행하는 고속, 저렴한 회로를 제공하는 것이다.

피일드 원소는 m이진비트, 즉 P=∑p_i·αⁱ, Q=∑q_i·αⁱ(i는 0에서 m-1까지)의 p_i·q_i로 표현된다. 두개의 피일드 원소 P·Q는 (2m-1)-비트 부분적 R을 발생하는 이진승산기어레이에 가해진다. 여기서 R=∑r_n·αⁿ(n은 0에서 2m-2까지)이라 가정하면, 모든 n=u＋v(u는 0에서 m-1까지이고 n보다 작고, u는 0에서 m-1까지이고 n보다 작다)를 위하여 r_n은 r_n=∑P_u·q_v가 된다.

다항식제산기는 상기의 부분적 R을 공급받고, 유한체 GF(2^m)에서 m-비트의 최종적 S=∑s_i·αⁱ(i는 0에서 m-1까지)을 발생하도록 하는 원시다항식에 의해 R의 제산을 행한다. 여기서 α는 원시다항식 g(x)=x^m＋∑k_i·x_i(k_i)는 상수)의 근이다.

이진승산기어레이에서 다항식제산기로 보내진 부분적의 비트수가 2m-1이기 때문에, 회로크기는 m이 커질때 조차 크게 증가하지 않는다. 그러프로 고슥, 저렴한 승산기가 실현된다.

먼저 유한체 GF(2^m)상의 표현과 연산을 설명한다. 다음의 설명에 있어서, 유한체상의 승산은 ×로, 가산은 ＋로, AND(논리적)연산은 ·로, 배타적 OR(논리합)연산은

로 표현된다.

예를들어, 원시다항식 g(x)=x⁴＋x＋1에서 유래될 수 있는 유한체 GF(2⁴)고려하면, 유한체 GF(2⁴)는 16(=2⁴)피일드 원소{0, α⁰, α¹, α², α³, …,α¹⁴}가 있고. 여기서 α는 미합중국 특허 제4,037,093호에 z로서 표현된 것과 같은 것으로 g(x)=0의 근이다. α가 g(x)=0의 근이기 때문에, α⁴＋α＋1=0이고, 그러프로 유한체의 연산규칙에 의한 이항에 의해 α⁴=α＋1이다(뺄셈은 유한체의 연산을 위한 덧셈과 등가이다).

마찬가지로, 유한체 GF(2⁴)상의 모든 피일드원소는 다음(1=α¹⁵=α⁰)과 같이 α⁰, α¹, α², α³의 선형결합으로서 표현된다.

α⁵=α×α⁴=α× (α＋1) =α²＋α

α⁶=α²×α⁴=α²×(α＋1)=α³＋α²

α⁷=α³×α⁴=α³×(α＋1)=α⁴＋α³=(α＋1)＋α³=α³＋α＋1

α⁸=α⁴×α⁴=(α＋1)×(α＋1)=α²＋1

α⁹=α×α⁸=α×(α＋1)=α³＋1

이 선형결합의 상태를 4비트의 수로 표시된 것이, 유한체의 피일드 원소의 벡터표현으로 불리는 것이다. 예를들면, 위에서부터 순서대로 4비트의 α³, α², α¹, α⁰를 각각 나누면,

로 표현된다. 이것이 유한체(GF(24)상의 모든 피일드원소의 벡터표현이다.

또, 벡터표현된 유한체의 피일드원소끼리의 가산은, 비트마다의 배타적 OR연산으로 표현된다. 예를들면,

로 되고, 그리고 α⁰＋α⁷=α⁹이 된다.

제1도는 본 발명에 의한 유한체 GF(2⁴)상의 승산기의 블록형태를 도시한다. 이진승산기어레이(11)는 벡터 표현된 제1입력 P과 벡터표현된 제2입력 Q의 승산을 행하고, 부분적 R을 이후에 설명되는 "확대벡터표현"된 형으로 출력한다. 다항식제산기(12)는 부분적 R를 받고, 원시다항식에 의한 제산을 실시하여 벡터표현된 출력 S으로 변환한다.

제2도 및 제3도는, 제1도에 도시된 승산기에서 승산이 행해지는 원리를 설명하는 도면이다. 제2도는 이진승산기어레이(11)에서의 연산을 도시한다. 제1입력 P의 벡터표현이(P₃P₂P₁P₀)이고, 제2입력 Q의 벡터표현이(q₃q₂q₁q₀)로 가정된다. 제1 및 제2입력 P, Q은 다음과 같은 α의 다항식으로 표현된다:

P=p₃·α³＋p₂·α²＋p₁·α¹＋p₀·α⁰

Q=q₃·α³＋q₂·α²＋q₁·α¹＋q₀·α⁰

P×Q의 부분적을 R로 하고, R=r₆·α⁶＋r₅·α⁵＋r₄·α⁴＋r₃·α³＋r₂·α²＋r₁·α¹＋r₀＋α⁰라 하면, r₀내지 r_v는:

r₀=p₀·q₀

r₁=p₁·q₀

p₀·q₁

r₂=p₂·q₀

p₁·q₁

p₀·q₂

r₃=p₃·q₀

p₂·q₁

p₁·q₂

p₀·q₃

r₄=p3·q₁

p₂·q₂

p₁·q₃

r₅=p₃·q₂

p₂·q₃

r₆=p₃·q₃

로 된다. 부분적 R은, 원시다항식에 의한 제산을 행하도록 되어 있지 않기 때문에,α⁰·α⁶항의 선형결합으로 표현되어 있고, 이것을 "확대벡터표현"으로 부르고 있다.

제3도는 다항식제산기(12)에 대한 연산을 표현한다. 원시다항식 g(x)=x⁴＋x＋1로 하고, 입력 R의 확대벡터표현을 (r₆r₅r₄r₃r₂r₁r₀)로 할때의 출력 S의 벡터표현이 (S₃S₂S₁S₀)로 된다고 가정한다. 확대벡터표현은, 벡터표현에 비해서 α⁶, α⁵, α⁴의 항이 많다. 그러프로, 확대벡터 표현된 유한체상의 피일드원소를 벡터표현으로 변환하기 의해서는, α⁶, α⁵, α⁴의 항을 α³∼α⁰의 항으로 전개하는 것이 필요하다. 예를들면, α⁶항의 r⁶를 전개하는 것을 고려하면, α는 원시다항식 g(x)=0의 근이므로, α⁴＋α＋1=0이고, 이것에 의해 r₆·(α⁶＋α³＋α²)=0이다. 이것을 확대레벨의 표현으로 하면, (r₆0 0 r₆r₆0 0)로 된다. 이것은 R에 가산된다. 유한체상의 원소끼리의 가산에서는, 원래의 값은 0을 가산한것의 값에도 변하지 않으프로, R에 이것을 가산하여 보내는 것에 의해, α⁶의 항 r₆이 소거되고, α³와 α²의 항으로 전개된다. 마찬가지로, r₅와 r₄도 소거되고, 전개 된다. 이러한 프로세스를 상세히 제3도에 도시한다. 제3도에 의해, 출력S=(S₃S₂S₁S₀)는 각각

S₃=r₃

r₆

S₂=r₂

r₆

r₅

S₁=r₁

r₅

r₄

S₀=r₀

r₄

로 된다.

제 4도는 원시다항식이 g(x)=x⁴＋k₃·x³＋k₂·x²＋k₁·x＋k₀로 일반화된 때의 다항식제산기(12)을 도시하고, 여기서 k₃내지 k₀는 1 또는 0이다. 이러한 값의 결합에 의해, 임의사차원시다항식 g(x)는 표현된다. 달리 말하면, 제4도는 임의원시다항식으로 제3도 연산의 전개를 도시한다. α⁶의 항을 소거하기 의하여, r₆·(α⁶＋k₃·α⁵＋k₂·α⁴＋k₁·α³＋k₀·α²)는 R에 가산된다. 이 값이 0이기 때문에, R의 값은 가산후에 변하여 유지된다. 합을 r'₅·α⁵＋r'₄·α⁴＋r'₃·α³＋r'₂·α²＋r'₁·α'＋r₀로 가정하면, r'₅내지 r'₀는

r'₅=r₅

r₃·r₆

r'₄=r₄

r₂·r₆

r'₃=r₃

r₁·r₆

r'₂=r₂

r₀·r₆

r'₁=r₁

r'₀=r₀

로 표현된다.

α⁶의 항은 상기 연산에 의해 α⁵내지 α²항으로 전개된다. 일반적으로 유한체 GF(2^m)를 위하여,α¹의 항은 상기 연산이 실현됨에 의해 α^i-1내지 α^i-m항으로 전개된다. 그때, α⁵의 항을 소거하기 위하여, r₅·(α⁵＋k₃·α⁴＋k₂·α³＋k₁·α²＋k₀·α)는 R에 가산된다. 이와같은 방법으로, α⁴이상의 항은 마지막으로α³내지 α⁰항에 의해서만이 표현되는 출력 S=(S₃S₂S₁S₀)이 제4도에 도시된 바와같이 얻어질때까지 소거된다. 상기의 설명과 같은, 다항식제산기(12)의 배열에 의해서 제4도에 도시된 연산이 실현되고, 제1도의 실시예에 의한 유한체상의 승산기는 원하는 어떠한 원시다항식에 대처한다.

제5도는 제1도에 도시된 이진승산기어레이(11)를 위한 구체적 회로배열의 예를 도시한다. 이 회로배열은 제2도에 도시된 연산을 행하도록 구성된 것이다. AND게이트(500)는 제2도의 p₀·q₀의 AND연산을 행한다. 다른 AND 게이드(501) (502) (503) (510) (511) (512) (513) (520) (521) (522) (523) (530) (531) (532) (533) 또한 제2도에서 AND 연산을 각각 행한다. EX-OR(배타적-OR)게이트(551) 내지 (559)는 제2도에서 가산을 실행한다.

제6도는 제1도에 도시된 다항식제산기(12)를 위한 구체적회로 배열의 예를 도시한다. 이 회로배열은 제3도의 연산을 행하도록 구성된다. EX-OR게이트(602)는 제3도에서 r₃＋r₆의 배타적-OR 연산을 행한다. EX-OR게이트(602) 내지 (606)도 또한 제3도에서 배타적-OR 연산, 즉, 벡터 표현된 유한체의 피일드 원소끼리의 가산을 각각 행한다.

제7도는 제1도에 도시된 다항식 제산기(12)를 위한 구체적회로 배열의 다른 예를 예시한다. 이 회로배열은 제4도의 연산을 실현하도록 구성된다. AND 게이트(736)는 제4도에서 k₃·r₆의 AND연산을 행하고, 다른 AND 게이트(735) (734) (726) (725) (724) (716) (715) (714) (706) (705) (704) 또한 제 4 도에서 AND연산을 각각 행한다. 각 AND 게이트의 입력의 하나는 원시다항식의 상수 k₁에 의해 제어된다. EX-OR게이트(751) 내지 (762)는 제4도에서 비트가산을 각각 실행한다.

제8도는 일반적인 유한체 GF(2^m)에 응하는 본 발명의 실시예에 의한 유한체상의 승산기의 블록도이다. 제8도에 도시된 승산기는 원시다항식이 g(x)=x^m＋∑k₁·xⁱ(i는 0에서 m-1까지)이고, 벡터표현이 m비트이고, 확대벡터표현은 (2m-1)비트인것을 제외하고는 제1도의 것과 같은 것이다. 즉, P=∑p_i·αⁱ, Q=∑q_i·αⁱ(i는 0에서 m-1까지), R=∑r_n·αⁿ(n은 0에서 2m-2까지), S=∑s_i·αⁱ(i는 0에서 m-1까지)이다.

여기서 n=u＋v(u는 0에서 m-1까지이고, n보다 작고, v는 0에서 m-1까지이고, n보다 작다)이고, r_n=∑p_u=q_v이다. 벡터표현이 (2m-1)비트인 사실은 제2도의 4×4에서 m×m로 전개됨에 의해 쉽게 이해된다.

EX-OR게이트를 사용한 비트가산의 합은 비트가산의 순서가 변할때 조차도 동일하게 남는것이 알려져있다. 그러므로 본 발명에서 EX-OR게이트를 사용한 비트가산의 순서는 제5도∼제7도의 각각에 도시된 배열로 제한되는 것은 아니다. 제9도는 상기 기술사상에 근거한 제5도의 이진승산기어레이를 재구성하여 제공된 이진승산기어레이의 예를 도시한다. 제9도에 도시된 이진승산기 어레이의 EX-OR 게이트(553) (555) (557)는 제5도와 다른 순서로 접속된 것을 알 수 있다.

Claims

g(x)=x^m＋∑k_i·xⁱ(i는 0에서 m-1까지)인 원시다항식이 있는 유한체 GF(2^m)상의 피일드원소 P=∑p_i·αⁱ, Q=∑q_i·α_i(i는 0에서 m-1까지)의 승산을 실현하기 위하여, r_n=∑p_v·q_v이고, 모든 n=u＋v(u는 0에서 m-1까지이고 n보다 작고, v는 0에서 m-1까지이고 n보다 작다)인 부분적 R=∑r_n·αⁿ(n은 0에서 2m-2까지)을 발생하기 위한 피일드 원소 P, Q를 공급하는 이진승산기어레이와, 원시다항식에 의한 부분적 R의 제산을 통하여 최종적 S=∑s_i·αⁱ(i는 0에서 m-까지)을 발생하기 위한 부분적 R을 공급하는 다항식제산기로 이루어진 것을 특징으로 하는 유한체상의 승산기.
제1항에 있어서, 상기 이진승산기어레이는 P_i·qⁱ의 AND연산을 행하는 각각의 AND 게이트와, 상기 AND게이트에서 출력의 비트가산을 행하는 배타적-OR게이트로 이루어진 것을 특징으로 하는 유한체상의 승산기.
제1항에 있어서, 상기 다항식제산기는 부분적 R의 α^2m-2∼α^m항을 α^m-1∼α⁰으로 전개하고, 부분적의 α^n-1∼α⁰과 전개된 항의 비트가산을 행하는 복수의 배타적-OR게이트로 이루어진 것을 특징으로 하는 유한체상의 승산기.
제1항에 있어서, 상기 다항식제산기는 n=2m-2에서 n=m까지의 반복 사이클에서 부분적 R의 각αⁿ항을 α^n-1∼α^n-m항으로 전개되므로, 부분적 R의 α^2m-2∼α^m항을 α^m-1∼α⁰항으로 전개하기 위하여 배열된 복수의 배타적-OR게이트로 이루어진 것을 특징으로 하는 유한체상의 승산기.
제4항에 있어서, 상기 다항식제산기는 AND게이트 각각의 입력의 하나가 원시 다항식의 상수 k_i에 의해 제어되도록 접속된 AND게이트가 있는 것을 특징으로 하는 유한체상의 승산기.