JPH0834439B2

JPH0834439B2 - ガロア体演算装置

Info

Publication number: JPH0834439B2
Application number: JP62151861A
Authority: JP
Inventors: 克己村井; 誠臼井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-06-18
Filing date: 1987-06-18
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPS63314919A

Description

【発明の詳細な説明】産業上の利用分野本発明は光ディスク等の媒体にデータを記録再生する
場合に使用する符号誤り検査訂正装置に使用するガロア
体演算装置に関するものである。

従来の技術近年光ディスクを用いたデータ記録再生装置の開発が
盛んである。光ディスクメモリは磁気ディスクに比べ大
容量のデータが記録可能である反面、記録媒体の生のエ
ラー率が高いという欠点を持つ。このため記録時にはデ
ータに誤り検査訂正符号を付加して光ディスクにはデー
タと誤り検査訂正符号の両方を記録し、再生時には前記
誤り検査訂正符号を用いてデータの誤りを検査訂正する
方法が一般に用いられる。この様な誤り検査訂正符号と
して近年注目されているものに最小距離ｄ＝17程度のリ
ードソロモン符号がある。通常リードソロモン符号の復
号は、まず受信語よりシンドロームを計算し、次にシン
ドロームから誤り個数と誤り位置多項式σ（ｘ）および
誤り量多項式ω（ｘ）を求め、最後に各多項式より誤り
位置と誤り量を推定して訂正を実行するのであるが、最
小距離が大きいため復号過程が複雑で復号に長時間かか
りまたハードウエアで実現するためには大きな回路が必
要である。このうちシンドロームの計算は復号速度に非
常に影響するため並列演算ハードウエアが使われる場合
が多いが、特に高速性が要求される場合には他の訂正処
理も純粋なハードウエアでなくマイクロプログラミング
手法によってハードウエアに近い速度で処理を行う場合
がある。このとき、誤り位置多項式と誤り量多項式の導
出計算にはユークリッドの互除法等の高速解法アルゴリ
ズムが知られており、誤り位置多項式から誤り位置を求
めるにはChienのアルゴリズムが用いられる。また誤り
量は誤り位置多項式をガロア体上で形式微分した多項式
と誤り量多項式の計算により求められる。このうちChie
nのアルゴリズムと誤り位置多項式を微分した多項式の
計算と誤り量多項式の計算は、大部分が多項式にある変
数を代入してその多項式の値を求める計算である。多項
式の値をある程度高速に求める方法として一般化したHo
rnerの方法と呼ばれる繰り返し積和計算に帰着させる方
法が従来用いられてきた。（例えば電子通信学会技術報
告IT84−43、シストリックアルゴリズムに基ずくReed−
Solomon符号の復号器の構成法、木村他、page5）以下図面を参照しながら、従来のガロア体演算装置に
ついて説明する。第３図、第４図は従来の訂正処理で用
いられているガロア体演算回路の一部を示すものであ
る。第３図において11は０元判定回路、12、13、34は入
力パイプラインレジスタ、28はメモリー、29はガロア体
乗算回路、30はガロア体加算回路（排他的論理和演算回
路）、31、32はスイッチ論理ゲート回路、33は原始元α
の累乗発生回路（位置数発生回路）である。この演算は
GF（2₈）上で行なわれる。

以下に従来のガロア体演算装置による多項式の計算に
ついて以下その動作を説明する。まず光ディスクより読
み出された受信語は、デインターリーブ後シンドローム
計算回路に入力される。得られたシンドロームが全て０
でない場合には誤りがあったと判定され、このシンドロ
ームをガロア体演算装置に送出し、誤り個数の計算およ
び誤り位置、誤り量の推定を行うのである。28のメモリ
ーには符号の最小距離をｄとしたとき（ｄ−１）個のシ
ンドロームがシンドローム演算回路から送られ、29の乗
算器および30の加算器、あるいは図には記していないが
マイクロプログラムによる制御論理回路、逆元メモリー
等によって誤りの個数ｔおよび（ｔ＋１）個の誤り位置
多項式の各次数の係数（０次を含む）が算出格納され
る。いま、誤り位置多項式の根α^Ｎがすでに求まってい
て、同じガロア体演算回路を用いて誤り位置多項式を微
分した多項式にα^Ｎを代入した値を求める動作を説明す
る。今簡略化のため３個の誤りがあったとすると誤り位
置多項式はk₃X³＋k₂X²＋k₁X＋k₀であり、この誤り位置
多項式を微分した多項式はk₃X²＋k₁である。したがって
31のスイッチ論理ゲート回路を33のαのガロア体加算回
路側に、32のスイッチ論理ゲート回路を28のメモリー側
に倒し14のRcにはk₃、０、k₁、と係数を、12のRaにはα
^Ｎを代入する。13のRbの内容は計算実行に先立ち０にク
リアされているものとする。この時の30の加算器の出力
はパイプライン後α^Ｎ＊０＋k₃、α^Ｎ＊k₃＋０、α^Ｎ＊
（α^Ｎ＊k₃）＋k₁となり、３ステップめで誤り位置多項
式を微分した多項式に誤り位置を代入計算した値が計算
される。なお上式は全てガロア体上の演算であり、演算
子＋は加算、＊は乗算をしめす。一般に計算に必要なス
テップ数は初期設定を除いて多項式の次数とおなじだけ
必要である。また０元判定回路11、αの累乗発生回路33
は誤り位置の計算において誤り位置多項式に誤り位置数
を代入して根であるか否かを判定するのに用いる。この
計算は、前述の多項式の計算方法と同一手順で行い得る
ので省略する。第４図は29の乗算回路の内部を示したも
のである。第４図において１、２、３、４、５、６、
７、８はガロア体の固定係数乗算器、９は12のパイプラ
インレジスタの各ビットが０のとき対応して各固定係数
乗算器出力に直列に０元を乗算する論理積回路であり各
固定係数乗算器出力に対して各ビット毎にそれぞれ設け
られている。また10はパリティジェネレータ回路であり
乗算結果の全シンボルについて各ビットごとの排他的論
理和を出力する。

発明が解決しようとする問題点しかしながら上記のような構成では、誤りの発生個数
が多くなるほど誤り位置多項式と誤り位置多項式の次数
が大きくなり多項式の値を求めるための積和計算の量が
増加し復号時間が長くなるという問題点を有していた。
たとえば、誤り位置α^ｉが求まっているとき、その誤り
位置に対応する誤り量eⁱは、誤り位置多項式をσ
（ｘ）、誤り量多項式をω（ｘ）としたとき e_i＝−α^ｉ・ω（α^ｉ）・σ′（α^ｉ）^−１で計算できるが、多項式の計算としてω（αｉ）の計算
とσ′（α^ｉ）の計算をおこなわなければならず、誤り
の発生個数が多い場合ほど積和計算の計算量が多くなっ
てしまう。通常光ディスク等の記録再生にリードソロモ
ン符号を使する場合にはリアルタイムでデータを転送す
る必要上復号時間が制限されているため、高能力の符号
を実用的に使用するためには、復号時間すなわち復号に
要する計算量を低減することが必要である。本発明は上
記問題点に鑑み高速性と小さなハードウエア量を両立さ
せるガロア体演算装置を提供するものである。

問題点を解決するための手段上記問題点に鑑み本発明は、符号語がガロア体GF
（2^r）の元から構成されるリードソロモン符号のｔ次の
誤り位置多項式の各次数の係数値及び誤り位置多項式に
位置数を代入して計算した各次数における（ｔ＋１）シ
ンボル以上の中間計算結果を記憶する記憶素子群と、前
記記憶素子に係数値を格納する手段と、第一の任意の１
シンボル入力に対して共通に前記ガロア体GF（2^r）の原
始元αの０から（ｒ−１）累乗すなわちα^０からα^r-1
までのｒ個の固定係数を乗ずるかあるいはまた前記ｒ個
以内である（ｔ＋１）シンボルの記憶素子群に対してα
^０からα^ｔまでの固定係数を乗ずるｒ個の乗算器群と、
GF（2^r）の下位０番目ビットから始めて偶数番目のビッ
トが０、奇数番目のビットが１となるシンボルを発生す
る固定係数発生回路と、前記とは別の第二の任意の１シ
ンボル入力の２進表現の下位０番目ビットからｒ−１番
目ビットに対応して前記α^０からα^r-1までのｒ個の固
定係数を前記ガロア体GF（2^r）上の０元の固定係数に切
り換える手段と、前記第二の１シンボル入力を前記固定
係数発生回路の出力する固定係数に切り換える手段と、
前記第一の任意のシンボルと前記記憶素子群の出力の値
を入力として切り換え選択された結果を前記乗算器群の
入力に供給する手段と、前記乗算器群によって得られた
結果のｒ個のシンボルの２元ベクトル各成分毎の排他論
理和をとり１シンボルの結果を得るｒ個の奇偶判定器群
と、前記奇偶判定器群の出力シンボルが０元であるかを
検出する手段と、前記乗算器群によって得られた（ｔ＋
１）シンボルの出力を前記記憶素子群に帰還格納する手
段とを備えている。

また本発明のガロア体演算装置はｒ次以上の誤り位置
多項式の各次数の係数値及び誤り位置多項式に誤り位置
数を代入して計算した各次数における中間結果を記憶す
る記憶素子群と前記ｒ次以上の誤り位置数に対応する記
憶素子群の出力にα^ｒ以上の固定係数乗算器群と前記α
^ｒ以上の固定係数乗算器群の固定係数を０元に切り替え
る手段とを設け前記α^０からα^r-1までの固定乗算器群
によって得られた乗算結果と前記α^ｒ以上の固定乗数乗
算器群によって得られた乗算結果の合計ｒ＋１個以上で
ある（ｔ＋１）個のシンボルの２元ベクトル各成分毎の
排他論理和をとって１シンボルの結果を得るｒ個の奇偶
判定器群を設け前記奇偶判定器群の入力に前記α^ｒ以上
の固定係数乗算器群のｒ番目から始めて偶数番目の固定
係数乗算器出力が０元を出力させるような手段を備えて
いる。

作用ガロア体GF（2^r）の乗算は共通の１シンボルの乗数に
対してα^０からα^r-1までの固定係数を掛けたｒ個の結
果をまず求め、被乗数シンボルの２元ベクトルのｒ次成
分が０ならばｒ次成分に対応した前記固定乗数乗算結果
を０とし、得られたｒ個のシンボルの排他論理和をとる
という手順で実行することができる。また同じ固定乗数
回路を使用して誤り位置多項式の０次からｔ次まで係数
値計算結果を格納したメモリー出力を固定乗数回路の入
力とし、メモリー出力にα^０からα^ｔまでの固定係数を
それぞれ乗じかつ乗算結果を各次数毎にメモリーに帰還
しながら固定係数乗算器群によって得られた結果のｔ個
のシンボルの排他論理和を取り１シンボルの結果を得て
誤り位置多項式に誤り位置を代入した計算結果を求める
ことができる。

このとき被乗数はその２進ベクトルがすべて１となる
ようにレジスタに設定すればよい。そして誤り個数ｔが
（ｒ−１）より大きい場合には、誤り位置多項式に位置
を代入して計算した各次数における中間結果を記憶する
記憶素子群の出力シンボルにさらにｒ次以上の固定係数
乗算器群を設ければよい。また前記誤り位置多項式に誤
り位置を代入した計算結果が０元であった時、その誤り
位置は誤り位置多項式の解である。ここで次の誤り位置
の計算にはいる前に誤り位置多項式の各次成分が求まっ
ていることを利用して誤り位置多項式を微分した多項式
に誤り位置を代入した多項式の値を求めることができ
る。ガロア体での多項式の微分は、微分前の偶数次の項
は微分後は０、微分前の奇数次の項の係数はそのまま微
分後に１次低次の項の係数となる。すなわち σ（Ｘ）＝k₈X⁸＋k₇X⁷＋k₆X⁶＋k₅X⁵＋k₄X⁴＋k₃X³＋k₂X²
＋k₁X＋k₀の微分は、 σ′（Ｘ）＝k₇X⁶＋k₅X⁴＋k₃X²＋k₁ という関係であるが、このときＸ・σ（Ｘ）＝k₇X⁷＋k₅X⁵＋k₃X³＋k₁X¹であることを利
用してＸ・σ（Ｘ）を同じハードウエアを使用して容易
にもとめることができる。

すなわち誤り位置多項式の０次からｔ次まで各次数計
算結果を格納したメモリー出力にα^０からα^ｔまでの固
定係数をそれぞれ乗じた結果に対して、被乗数として２
進ベクトルが下位から偶数番目のビットが０、下位から
奇数番目のビットが１となるようなシンボルを用いれ
ば、固定係数乗算器群の出力のうちαの偶数乗に対応す
るビット成分が０となり、αの奇数乗のみの固定乗数乗
算結果の排他的論理和をとることになり、誤り位置多項
式を微分した多項式に誤り位置を代入した結果Ｘ・σ
（Ｘ）を特別な計算をすることなく容易に求めることが
可能である。このようにして求めた微分した多項式の値
は微分時に多項式変数の次数を１次下げるという計算が
はいっていないため、実際に微分した多項式の値に比較
して誤り位置が１次余分に掛かった値が求まるが、これ
は誤り量を求める過程において例えば誤り量に誤り位置
を１回余分に掛けるという方法で解決可能である。

実施例以下本発明の一実施例のガロア体演算装置について図
面を参照しながら説明する。第１図は本発明の第一の実
施例のブロック図を示すものである。

第１図において、１、２、３、４、５、６、７、８は
ガロア体の固定係数乗算器、９は論理積回路、10はパリ
ティジェネレータ回路、12、13はパイプラインレジスタ
で以上は第４図と同じものである。11は０元判定回路、
14、15、36はスイッチ論理ゲート回路、16、17、18は誤
り位置多項式の係数入力値及び各次数の誤り位置多項式
の位置数を乗じた中間値を記憶するレジスタである。35
は８ビット固定シンボル発生回路で２進00000010の定数
を発生する。37はパイプラインレジスタである。これら
の演算はGF（2⁸）上で行なわれ、第一の実施例では誤り
の個数ｔは２以下の場合を扱っている。以上のように構
成されたガロア体演算装置について、以下第１図を用い
てその動作を説明する。シンドロームのガロア体上での
乗除算、加算処理により誤り個数と誤り位置多項式の各
次数の係数値を求める時、乗算はある１シンボル乗数入
力に対して共通にGF（2^r）の原始元αの０から（ｒ−
１）累乗すなわちα^０からα^r-1までのｒ個の固定係数
を乗じ被乗数シンボルの２元ベクトルの各ｒ次成分に対
応して０元の固定係数を直列に更に乗じて得たｒ個の乗
算結果のシンボルの排他論理和をとり１シンボルの乗算
結果を得るのであり、第１図の15のスイッチ論理ゲート
回路を13の入力パイプラインレジスタ側に切り換えるこ
とにより本実施例のガロア体演算装置は第４図の乗算回
路と同様の働きをする。除算、加算は本実施例には記入
していない別のブロックの機能を含めて実行するのであ
るが、例えば除算は逆元ROMと本実施例の乗算器により
構成することができる。この後誤り位置多項式の各次数
の係数の値をスイッチ論理ゲート回路14を帰還側でない
入力側にセットして16、17、18のレジスタに格納する。
スイッチ論理ゲート回路15は乗算回路機能時の被乗数シ
ンボルを格納する13のパイプラインレジスタ出力とα^０
からα^２までの固定係数をそれぞれ乗じて誤り位置多項
式の各次数の誤り位置多項式の位置数を代入した中間値
の帰還値を格納する16、17、18のレジスタ出力とを切り
換えるものであり、スイッチ論理ゲート回路14を帰還側
にして符号長ｎに相当するステップ数だけ帰還を繰り返
す。この時13の入力パイプラインレジシタには０元を入
力しておき、12の入力パイプラインレシジスタにはすべ
てのビットに１を立てておいてα^３次以上の項が影響し
ないようにする。この処理は並列処理であるため非常に
高速に行なわれ、パリティジェネレータ回路37の出力シ
ンボルが０元であるかを０元判定回路11により確認する
ことにより根の判定を行ない、求める誤りの位置は帰還
回数によって得ることが出来る。なお、本実施例では０
元判定回路11は固定係数乗算器のあとにあるため、誤り
位置多項式の根がα^０である場合には０元判定回路11で
は根の判定が行えないが、このときは誤り位置多項式の
各次の係数の排他的論理和が０であることと根がα^０で
あることが同じであることを利用して、例えば、レジス
タ16、17、18に係数値を格納する際などに並行して排他
論理和をとりα^０の根を持つことを確認可能である。こ
こで帰還ステップ中に０元判定回路11により誤り位置多
項式の根が求まったとき、次の帰還ステップに移る前に
スイッチ論理ゲート36を固定パターン発生器35側に切り
替える。帰還値レジスタ16、17、18には誤り位置多項式
に誤り位置を代入した式の各係数値が格納されている状
態であり固定パターン発生器36は２進00000010のシンボ
ルを発生しているのでパリティゼネレータ回路10にはα
^１次の項のみが出力され、パイプラインレジスタ37に
は、誤り位置多項式を微分した多項式に誤り位置を代入
した場合の式の値を格納する。この式の値を後の誤り量
の計算に用いることにより、誤り位置の計算に際し多項
式の計算量を減らすことができる。説明を簡単にするた
め本例では誤りの個数は２個以下の場合をしめしている
が、特に誤りの発生個数が多く誤り位置多項式の次数が
高くなったとき、すなわち従来の方法では計算時間が多
くかかる場合ほど計算量の低減効果が大きい。以上のよ
うに本実施例では第４図の乗算回路にα^０からα^r-1ま
でのｒ個の固定係数乗算器による部分積を帰還し各ステ
ップ毎の中間結果を記憶するレジシタを設け、更にビッ
ト方向のパリテイをとった出力シンボルが０元であるこ
とを検出する論理回路、被乗数のかわりに10固定シンボ
ルを発生する論理回路、一般的な乗算と誤り位置多項式
の根の計算と誤り位置多項式を微分した多項式の値の計
算の機能を切り換える論理回路を付け加えてハードウェ
ア資産の有効利用と高速化を同時に実現している。な
お、本発明の第一の実施例において16、17、18の記憶素
子であるレジスタは専用のものを設ける必要はなく、誤
り位置多項式の係数を算出する過程において使用するメ
モリーでもよく、しかも誤り位置多項式の根を求める過
程においていつも同じ領域に帰還されなければならない
ものでもない。次に本発明の第二の実施例について図面
を参照しながら説明する。第２図は本発明の第二の実施
例を示すガロア体演算装置に於けるブロック図である。
第２図において１、２、３、４、５、６、７、８はガロ
ア体の固定係数乗算器、９は論理積回路、10はパリティ
ジェネレータ回路、12、13はパイプラインレジスタであ
って以上は第４図と同じものである。11は０元判定回
路、14、15、36はスイッチ論理ゲート回路、16、17、18
は誤り位置多項式の係数入力値及び各次数の誤り位置多
項式の位置数を乗じた中間値を記憶するレジスタでこれ
らは第１図と同じものである。また19、20、21、22、2
3、24は誤り位置多項式の係数入力値及び各次数の誤り
位置多項式の位置数を乗じた中間値を記憶するレジス
タ、25はα^８の固定係数乗算器である、26は１系統の論
理スイッチ回路であり、27は論理積回路である。35は８
ビット固定シンボル発生回路で２進10101010の定数を発
生する。37はパイプラインレジスタである。これらの演
算はGF（2⁸）上で行なわれ、第二の実施例では誤りの個
数ｔは８以下の場合を扱うため、記憶素子の数を増やす
と共に誤りの個数ｔがｒを超過した分、固定係数乗算器
を誤り位置多項式のｒ以上の次数の計算専用に追加して
いる。以上のように構成されたガロア体演算装置につい
て、以下第２図を用いてその動作を説明する。誤り個数
と誤り位置多項式の各次数の係数の値を求める時、ガロ
ア体での乗算は第１図あるいは第４図における場合と同
様に行なうが、α^８の乗算器の項の影響を除くため論理
スイッチ回路26はＬレベルにする。このとき論理積回路
27の出力はすべてＬレベルになりα^８の乗算器25の出力
が乗算結果に影響することはない。誤り位置多項式の計
算は第１図と同様にして行なうが誤り位置多項式の各次
数は誤りの個数に応じて最大８次の項まで初期設定され
る。また誤りの個数が７個以下の場合に誤り位置多項式
の根の計算及び誤り位置多項式の微分した値の計算をす
る場合には使用しない次数に対応するレジスタに０元を
初期設定すれば問題無く計算出来る。この様にしてChie
nの方法によって誤り位置が確定した後、再び乗算回路
を使用して誤り位置を微分した式の値を求めることがで
きる。なお通常のガロア体乗算器として働かすときには
26の論理スイッチのかわりに24のレジスタに０元を代入
しておいてもよい。

発明の効果以上述べてきたように本発明によれば、符号誤り検査
訂正装置のガロア体演算装置の一部分である乗算器の多
くの部分を誤り位置多項式の微分式の値を求める計算に
使用することができ、かつこの計算を高速容易に行なう
ことができる。特に誤りの発生個数が多く誤り位置多項
式の次数が高くなったとき、すなわち従来の方法では計
算時間が多くかかる場合ほど計算量の低減効果が大き
い。このようにしてハードウエア資産の共用により高速
復号と小さなハードウエアが同時に実現することにな
り、高速かつ高機能要求される光ディスク装置等におい
て、高い生誤り率を有する記録媒体の復号を実用的に実
行出来るためその効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の第一の実施例のブロック図、第２図は
本発明の第二の実施例のブロック図、第３図は従来例に
おけるガロア体演算装置のブロック図、第４図は従来例
におけるガロア体乗算回路のブロック図である。１……α^０ガロア体固定係数乗算器、２……α^１ガロア
体固定係数乗算器、３……α^２ガロア体固定係数乗算
器、４……α^３ガロア体固定係数乗算器、５……α^４ガ
ロア体固定係数乗算器、６……α^５ガロア体固定係数乗
算器、７……α^６ガロア体固定係数乗算器、８……α^７
ガロア体固定係数乗算器、９……論理積回路、10……パ
リティジェネレータ回路、11……０元判定回路、12……
パイプラインレジスタ回路、13……パイプラインレジス
タ回路、14……スイッチ論理ゲート回路、15……スイッ
チ論理ゲート回路、16……レジスタ回路、17……レジス
タ回路、18……レジスタ回路、35……固定パターン発生
回路、37……パイプラインレジスタ回路。

Claims

【特許請求の範囲】

【請求項１】符号語がガロア体GF（2r）の元から構成さ
れるリードソロモン符号のｔ次の誤り位置多項式の各次
数の係数値及び誤り位置多項式に位置数を代入して計算
した各次数における（ｔ＋１）シンボル以上の中間計算
結果を記憶する記憶素子群と、前記記憶素子に係数値を
格納する手段と、第一の任意の１シンボル入力に対して
共通に前記ガロア体GF（2^r）の原始元αの０から（ｒ−
１）累乗すなわちα^０からα^r-1までのｒ個の固定係数
を乗ずるかあるいはまた前記ｒ個以内である（ｔ＋１）
シンボルの記憶素子群に対してα^０からα^ｔまでの固定
係数を乗ずるｒ個の乗算器群と、GF（2^r）の下位０番目
ビットから始めて偶数番目のビットが０、奇数番目のビ
ットが１となるシンボルを発生する固定係数発生回路
と、第二の任意の１シンボル入力の２進表現の下位０番
目ビットからｒ−１番目ビットに対応して前記α^０から
α^r-1までのｒ個の固定係数を前記ガロア体GF（2^r）上
の０元の固定係数に切り換える手段と、前記第二の１シ
ンボル入力を前記固定係数発生回路の出力する固定係数
に切り換える手段と、前記第一の任意のシンボルと前記
記憶素子群の出力の値を入力として切り換え選択された
結果を前記乗算器群の入力に供給する手段と、前記乗算
器群によって得られた結果のｒ個のシンボルの２元ベク
トル各成分毎の排他論理和をとり１シンボルの結果を得
るｒ個の奇偶判定器群と、前記奇偶判定器群の出力シン
ボルが０元であるかを検出する手段と、前記乗算器群に
よって得られた（ｔ＋１）シンボルの出力を前記記憶素
子群に帰還格納する手段とを備えたガロア体演算装置。
【請求項２】ｒ次以上の誤り位置多項式の各次数の係数
値及び誤り位置多項式に誤り位置数を代入して計算した
各次数における中間結果を記憶する記憶素子群と前記ｒ
次以上の誤り位置数に対応する記憶素子群の出力にα^ｒ
以上の固定係数乗算器群と前記α^ｒ以上の固定係数乗算
器群の固定係数を０元に切り替える手段とを設け前記α
^０からα^r-1までの固定乗算器群によって得られた乗算
結果と前記α^ｒ以上の固定乗数乗算器群によって得られ
た乗算結果の合計ｒ＋１個以上である（ｔ＋１）個のシ
ンボルの２元ベクトル各成分毎の排他論理和をとって１
シンボルの結果を得るｒ個の奇偶判定器群を設け前記奇
偶判定器群の入力に前記α^ｒ以上の固定係数乗算器群の
ｒ番目から始めて偶数番目の固定係数乗算器出力が０元
を出力させるような手段を有する特許請求の範囲第１項
記載のガロア体演算装置。