JPH09507110A

JPH09507110A - 有限体反転

Info

Publication number: JPH09507110A
Application number: JP7513258A
Authority: JP
Inventors: クリストファーピー．ズーク，
Original assignee: シーラスロジック，インコーポレイテッド
Priority date: 1993-11-04
Filing date: 1994-10-18
Publication date: 1997-07-15
Also published as: US5467297A; EP0727066A1; WO1995012845A1; EP0727066A4; SG50474A1

Abstract

(57)【要約】反転回路(212)はｍビット記号Ｂの逆元Ｂ^-1を決定する。記号Ｂはデュアル基底表現で表される。反転回路(212)は、記号Ｂが供給されｍビット値Ａに対応する電気信号を生成し格納する反復畳み込み回路（124A、124B、124C）を含む。値Ａは第１基底表現で表され、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように畳み込み回路によって生成される。畳み込み回路がＢのα倍数による畳込みを行うことができるようにフィードバック回路(128)が設けられている。乗算器回路(102)が畳み込み回路に接続され、Ａとα^-tとの積に対応する電気出力信号を生成する。乗算器からの電気出力信号はＡα^-t＝Ｂ^-1（すなわち、第１基底表現でのｍビット記号Ｂの逆元）を表す。必要であれば、ｍビット値Ａは、畳み込み回路をシフトレジスタとして操作するか、または値Ａをシフトレジスタ(132)にロードすることによって、ビット位置が揃えられる。

Description

【発明の詳細な説明】有限体反転背景関連出願への相互参照本特許出願は、1993年11月4日に出願され現在は放棄された米国特許出願第08/ 147,758号の継続出願である。後者は本明細書において参考のため援用されている。本出願と同時に出願され本明細書において参考のため援用されている特許出願（発明者：Christopher P．Zook）には、米国特許出願第08/325,717号、発明の名称"CYCLIC REDUNDANCY CHECK METHOD AND APPARATUS"；米国特許出願第08/3 25,850号、発明の名称"BURST ERROR CORRECTOR"；米国特許出願第08/326,164号、発明の名称"REED SOLOMON DECODER"；および米国特許出願第08/326,126号、発明の名称"ERROR CORRECTION METHOD AND APPARATUS"が含まれる。1993年11月4日に出願された米国特許出願第08/147,758号と同時に出願された特許出願（すべて本明細書において参考のため援用されている）には、米国特許出願第08/147,865 号、発明の名称"DUAL PURPOSE CYCLIC REDUNDANCY CHECK"；現在は放棄された米国特許出願第08/148,068号、発明の名称"BURST ERROR CORRECTOR"；および現在は放棄された米国特許出願第08/147,650号、発明の名称"REED SOLOMON DETECTOR "が含まれる。１．発明の分野本発明は、一般に、デジタルデータ通信システム、特に、有限体の演算に関する。詳しくは、本発明は誤り訂正符号の復号に関する。２．関連技術および他の考察デジタルデータ通信システム（光学または磁気媒体への格納およびこれらからの読み出しを含む）では、情報の転送速度を高め同時に誤り率を任意に低くするために、誤り制御システムを用いることが必要である。固定された信号対ノイズ比および固定された帯域幅の場合、改良は誤り訂正符号を用いることによって行い得る。誤り訂正符号化により、伝送または格納されるデータは数学的に処理されて、チェック記号または冗長記号と呼ばれる付加的なデータ記号が得られる。伝送または読み出し後は、受け取られたデータおよびチェック記号は数学的に処理されて、誤りの位置および値についての情報が得られる。データ記号を、実数または有理数というなじみの体ではなく有限体の要素として扱うのが最も効率的であるため、有限体演算が用いられる。有限体演算で生じる１つの問題は、加算、減算、または乗算に比べて除算を行うのが複雑であることである。除算は、要素の逆元をとりこれを乗算することによって行うことができる。反転の簡単な方法は除算のための簡単な方法となる。ＧＦ（２^m）において反転を行うにはいくつかの方法がある。最も一般的なものは、２^m×ｍＲＯＭに等しい、ルックアップテーブルを用いることである。この方法は最も速く、また最も多くの回路ゲートを必要とする。多くのアプリケーションでは、回路サイズを小さくするために、ｍビット記号をシリアルに処理するのが望ましい。このようなアプリケーションにおいては、ｍビット記号の加算、乗算、および反転をｍクロックサイクルで行うのが望ましい。このような方法のいくつかを以下に述べる。図１は、以下の方法を用いる回路を示す。もし、ａがＧＦ（２^m）の１つの要素であるならば、以下の式が成立する。逆元は二乗および乗算を繰り返すことによって得られ得る。しかし、二乗および乗算機能は１クロックサイクルで行わなければならないため、回路サイズが大きくなる。図１では、Ｒ１は「ａ」に初期化され、一度クロックされてａ²を得る。この時点でＲ２は１に初期化される。さらにｍ−１回のクロック後、Ｒ２はａ^-1を含む。別の方法はユークリッドの互除法を用いるもので、Berlekampの"Algebraic Co ding Theory"、Aegean Park Press発行、1984改訂版、36-44頁に記載されている。これは３ｍ＋４個のフリップフロップを用い、２ｍ＋２回のクロックサイクルを必要とする。図２に示すさらに別の方法は、Whitingのカリフォルニア工科大学での博士論文、"Bit-Serial Reed-Solomon Decoders in VLSI"、1984、58頁に記載されている。Whitingの手法では、Ｒは、デュアル基底表現で表される要素「ａ」に初期化され（Whitingの39頁参照）、ｆ（ｘ）はａ^-1のためのデュアル基底表現のビット０を生成する論理関数である。ａにα^-1を繰り返し乗算することによって、ｆ（ｘ）はａ^-1の残りのビットを生成することが可能となる。関数ｆ（ｘ）は、２^m×１ＲＯＭによって実現され得る。逆元はｍクロックでシリアルに生成される。しかし、これらの手法には、逆元を生成するために過剰な回路または過剰なクロックサイクルを必要とするという制約を有している。従って、有限体反転のためのサイズおよび時間の要件を低減するアプローチが必要とされている。要旨本発明の反転回路は、ｍビット有限体記号Ｂの逆元Ｂ^-1を決定する。記号Ｂはデュアル基底表現で表される。反転回路は、記号Ｂが適用されｍビット値Ａに対応する電気信号を生成および格納する反復畳み込み回路を含む。値Ａは第１基底表現で表され、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように畳み込み回路によって生成される。畳み込み回路がＢのα倍数による畳込みを行うことができるように、フィードバック回路が設けられる。乗算器回路が畳み込み回路に接続され、値Ａとα^-tとの積に対応する電気出力信号を生成する。乗算器からの電気出力信号はＡα^-t＝Ｂ^-1（すなわち、第１基底表現でのｍビット記号Ｂの逆元）を表す。必要であれば、ｍビット値Ａは、畳み込み回路をシフトレジスタとして動作させるか、または値Ａをシフトレジスタにロードすることによって、ビット位置が揃えられる。動作においては、反転回路が先ず初期化され、その後、ｍビット記号ＢのビットＢ_kが「Ｂ」レジスタにクロックされる。特定数のクロックサイクルの間、反転回路は、従来のバイナリ指向のBerlekamp-Massey回路の畳み込み動作に類似した動作を行う（例えば、現在の不一致(current discrepancy)ｄ_nを決定し、「Ａ」レジスタおよび中間レジスタの値を更新する）。ｍビット値Ａは最後にはＡレジスタに格納される。Ａのｍビット値は、（第１基底表現における）Ａと（第２基底表現における）α^kＢとの内積が、ｋ＜ｍ−１のときゼロであるという制約の下で展開される。Ａの生成は、数列｛Ｓ_n｝を用いる畳み込み反復によって起こる。ｍビット記号Ｂに対しては、数列｛Ｓ_n｝の最初のｍ個の要素（例えば、Ｓ_o〜Ｓ_m-1）はＢの最初のｍビット（例えば、Ｂ_o〜Ｂ_m-1）である。従って、最初のｍ回のクロックサイクルの間、値Ｂ_o〜Ｂ_m-1がＢレジスタにシリアルにクロックされる。数列｛Ｓ_n｝の残りはフィードバック回路を用いて生成され、この回路はＢのα倍数のフィードバックを生成する。この方法で数列｛Ｓ_n｝の残りを生成することは、数列｛Ｓ_n｝の定義、特に式Ｓ_j+k＝（α^kＢ）_jから理解される。数列｛Ｓ_n｝およびこの結果「Ａ」レジスタのＡ値の生成は、（１）２ｍ−２クロックサイクルが実行されるか、または（２）ｍ−１より長い長さが得られる（ｄ_n≠０の場合）まで続く。２ｍ−２クロックサイクル前にｍ−１より長い長さが得られる場合は、「Ａ」レジスタの値は、サイクル２ｍ−２に達するまで（クロックサイクル毎に１フリップフロップ）右側にシフトされる。このシフトは左側の「Ａ」レジスタにリーディングゼロを与え、これにより、「Ａ」レジスタのＡ値を実質的に右揃えさせる。１つの実施態様では、「Ａ」レジスタにおけるＡ値の揃えは、「Ａ」レジスタをシフトレジスタとして操作することによって実現される。各「Ａ」レジスタは関連するマルチプレクサを有し、低次の「Ａ」レジスタのためのマルチプレクサは畳み込み入力とレジスタシフト入力との間を選択するように作動する。畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、マルチプレクサは、低次の「Ａ」レジスタへの入力を畳み込み入力からレジスタシフト入力に切り換えるように作動する。多項式の長さがｍ−１を超え、現在の不一致値ｄ_nがゼロでないとき、所定のクロックサイクルが起こる。別の実施態様では、ｍビット値Ａを揃える手段は、「Ａ」レジスタに接続されるシフトレジスタである。本発明の反転回路はＲＯＭを使用せず、また主にパラレルではなくシリアルデータ転送を行う点で有利である。図面の簡単な説明本発明の上記のおよび他の目的、特徴、および利点は、添付の図面に示すような好適な実施態様についての下記のさらに詳しい説明によって明らかとなる。図面において、同じ参照番号は同じ構成要素を示す。図面は一定の比例で縮小されているとは限らず、本発明の原理を示す場合は強調されている。図１は、従来の方法の概略ブロック図である。図２は、別の従来の方法の概略ブロック図である。図３は、β表現においてα乗算するための回路の概略図である。図４は、本発明の基本的な反転回路の概略ブロック図である。図4Aは、図４の反転回路の第１の実施例を示す概略ブロック図である。図4Bは、図４の反転回路の第２の実施例を示す概略ブロック図である。図4Cは、図４の反転回路の第３の実施例を示す概略ブロック図である。図５は、図4Aの第１の実施例を詳細に示す概略図である。図６は、改変フィードバック回路を示す概略図である。図面の詳細な説明ＧＦ（ｐ^m）において、各要素はｍ次元のベクトル空間におけるベクトルとして見られ得る。基準の基底集合は、ｋ＝０，１，．．．，ｍ−１に対して｛α^k ｝である。｛α_k｝を、ｋ＝０，１，．．．，ｍ−１に対してα_k＝α_oα^kであるような基底ベクトルの集合とする。この集合に対するいわゆるデュアル基底は｛ β_k｝であり、ここで、β_kは、ｋがｊに等しいときはｔｒ（α_kβ_j）＝α^oであり、ｋがｊに等しくないときはｔｒ（α_kβ_j）＝０であるように選択される。トレース関数ｔｒ（ｘ）は以下のように定義される。Ａを以下α表現と称される標準表現で表されるＧＦ（ｐ^m）の１要素であるとし、Ｂを以下β表現と称されるデュアル基底表現で表されるＧＦ（ｐ^m）の１要素であるとする。すなわち、および、とする。ここで、Ａ_kはベクトルＡの成分であり、Ｂ_kはベクトルＢの成分である。すると、以下の等式１が得られる。ＣをＡＢのβ表現であるとし、（α^kＢ）_jをβ表現におけるα^kＢの成分であるとすると、等式１から以下の等式２が得られる。すなわち、ＡとＢとの積のβ表現のｋ番目の成分は、Ａのα表現とα^kＢのβ 表現との内積である。次に、等式１から以下の等式３が得られる。等式３は、ｊ＋ｋ＝ｃ＋ｄならば、（α^kＢ）_j＝（α^dＢ）_cであることを意味し、またこれは以下の等式４を意味する。等式３はまた以下の式を意味する。Ｇ（ｘ）＝Σｇ_iｘⁱをＧＦ（ｐ^m）体ジェネレータとする。一般性を失うことなく、ｇ_m＝１であると仮定することができる（ｇ_m＝１でないならば、ｇ（ｘ）はｇ_mで除算され、１に等しいリーディング係数を有する生成元を生成することができる）。定義により、Ｇ（α）＝０、すなわち、故に、等式４および等式５は、β表現においてα乗算は、図３に示すようなフィードバックを伴うシフトに対応することを示す。等式３から以下の式が得られる。上記の式および等式５は以下の等式６を意味する。｛Ｓ_n｝を以下の方法で定義される数列とする。すなわち、Ｓ_j+k＝（α^kＢ）_j とする。ｋ＝０は、ｎ＝０，１，．．．，ｍ−１に対してＳ_n＝Ｂ_nであることを意味することに留意されたい。次に、等式６から以下の式が得られる。または、等式２の（α^kＢ）_iをＳ_i+kに置き換えると、以下の等式７が得られる。次に、ｋ＜ｍ−１のときＣ_k＝０とし、Ｃ_m-1＝１、すなわちＣ＝β_m-1とする。あるｔに対してはＣ＝α^tである。Ｃに対するこの選択により、等式７の最初のｍ−１個の等式は以下の漸化式の関係を形成する。等式８を満たす線形フィードバックシフトレジスタ(LFSR)を生成するために、 Berlekamp-Masseyアルゴリズムが用いられ得る。Ｓ_2m-2を生成するためには長さｍのLFSRを必要とし、実際にはそのタップはｇ_iである。しかし、等式８は、ｍ−１以下の長さのLFSRは、ｋ＜２ｍ−２のときＳ_kを生成するために用いられ得ることを示している。このアルゴリズムによって生成されるベクトルＡは、ＡＢ＝Ｃ＝α^tであるという特性を有する。故に、Ｂ^-1＝Ａα^-tである。数ｔは、一方の基底表現から他方への線形変換も決定するα_oの適切な選択によって任意に選択され得る。α_oは、通常は、変換に必要なロジックを最小限にし、またα^- ^t 乗算を行うために選択される。変換が特定のアプリケーションのための考慮でないならば、ｔは０となるようにされ得る。構造上述の数学的導出を考慮すれば、ｍビット記号Ｂの逆元（すなわちＢ^-1）は積Ａα^-tに等しいことが理解される。図４は、Ｂ^-1の値に対応する電気信号を生成する反転回路212を示す一般化されたブロック図である。上記の導出に従って、図４の回路は、（Ａのためのｍビット値を決定する）回路100およびα^-1乗算器1 02を示す。Ｂを形成するビットＢ_kの入力値が、最初のｍクロックの間、入力ライン104を介して回路100にシリアルに供給される。２ｍ−２クロック後、（第１すなわち基準基底表現における）値Ａはｍビットパラレルバス106を介してα^-t 乗算器102に供給される。ｍビット出力バス108は、Ｂ^-1（積Ａα^-t）を示す電気信号を運ぶ。下記にさらに詳しく示すように、Ａの値に対応する電気信号を決定する回路10 0は様々な形態を取り得る。例えば、図4Aは、Ａの値に対応する電気信号を決定し、コントローラ120によって駆動される回路100Aを示す。図4Aに一般的に示すように、回路100Aは、特に、シリアルライン122によって改変バイナリ指向Berle kamp-Massey回路124A（改変畳み込み回路としても知られる）に接続される第１出力ピンを有するMUX404を含む。改変Berlekamp-Massey回路124Aは、ｍビットフィードバックバス126によってフィードバック回路128に、およびバス106によってα^-t乗算器102に接続される。フィードバック回路128の出力は、MUX404の第２入力にシリアルに供給される。MUX404の第１入力は、ビットＢ_kの入力値を受け取るように接続されている。コントローラ120は、クロック信号および制御信号をライン120-1を介して改変Berlekamp-Massey回路124Aに、およびライン120-2 を介してフィードバック回路128に供給し、さらに、選択信号をライン120-3を介してMUX404に供給する。コントローラ120は、回路124Aから信号ｄ_nを受け取る。Ａの値に対応する電気信号を決定する回路の第２の実施例が、回路100Bとして図4Bに示される。図4Bの回路100Bは、主として、図4Aの改変バイナリ指向Berlek amp-Massey回路124が、より従来のバイナリ指向Berlekamp-Massey型回路124Bとシフトレジスタ132の組み合わせに置き換えられている点で、図4Aの回路100Aとは異なる。Berlekamp-Massey型回路124Bのいくつかのレジスタ（特に、σレジスタとして知られているものに対応する「Ａ」レジスタ）は、ｍビットバス130によってシフトレジスタ132のｍ個の入力ピンに接続される。シフトレジスタ132の出力ピンはｍビットバス106によってα^-1乗算器102に接続される。Ａの値に対応する電気信号を決定する回路の第３の実施例が、回路100Cとして図4Cに示される。図4Cの回路100Cは、主として、フィードバックバス126およびフィードバック回路128が改変フィードバック回路140に置き換えられている点において、図4Aの回路100Aとは異なる。改変フィードバック回路140は複数のレジスタ142₀〜142_m-1を備え、レジスタ142_m-1が、改変Berlekamp-Massey回路124Cの供給と同時に、MUX404からシリアルに供給される。レジスタ142₀〜142_m-1はまた、ｍクロックサイクルの間、値がレジスタ142_m-1からレジスタ142₀へと右側にシフトされ得るようにシリアルに接続される。また、レジスタ142₀〜142_m-1の内容もまた、それぞれのANDゲート144₀〜144_m-1の第１入力ピンにシリアルに接続される。各ANDゲート144の第２入力ピンは「１」かまたは「０」の値のいずれかに接続され、特定の体生成多項式に従ってフィードバック回路を形成する。ANDゲート144₀および144₁の出力ピンは、XORゲート146₀の第１および第２ピンに接続される。XORゲート146₁〜146_m-1は、対応する下付き番号を有するANDゲート144 の出力ピンに接続された第１入力ピン、および次に小さい下付き番号を有するXO Rゲート146の出力ピンに接続された第２入力ピンを有する。XORゲート146_m-1の出力ピンはMUX404の第２入力端子に接続される。図５は、図示した体ジェネレータ（例えば、x⁸+x⁴+x³+x²+1）を実現するための、図4Aの実施例の反転回路212の詳細を示す。反転回路212は、MUX404、フィードバック回路128、およびα^-t乗算器回路102を含む。図５の残りの要素は、図4A の改変バイナリ指向Berlekamp-Massey回路124Aに含まれる。図５の改変Berlekamp-Massey回路124Aは、「Ｂ」レジスタ400₀〜400₇のバンク、「Ａ」レジスタ401₀〜401₇のバンク、および中間レジスタ402₁〜402₇のバンクを含む。回路124Aのバイナリ指向を考慮すれば、レジスタ400、401、および402 は１ビットフリップフロップであり、従って、本明細書ではフリップフロップとも呼ばれる。フリップフロップ400の出力ピンは、その内容が右側にシフトされ得るように（例えば、フリップフロップ400₇からフリップフロップ400₆への出力、フリップフロップ400₆からフリップフロップ400₅への出力など）接続される。従来のBerlekamp-Massey回路と同様の方法で、フリップフロップ400および401の対（同じ下付き番号）の出力ピンは（ANDゲート420で）ANDされる。ANDゲート42 0の出力ピンからの出力は、加算器422₀〜422₆（これらはGF(2)でXORゲートである）によって加算され、現在の不一致ｄ_n（加算器422₀からの出力）に類似するターム(term)を生成する。従来のBerlekamp-Massey回路とは異なり、図５の改変Berlekamp-Massey回路12 4Aは、それぞれ対応するフリップフロップ401₀〜401₆への入力の選択を制御する３入力MUX424₀〜424₆を含む。３入力MUX424₀〜424₆のそれぞれは、初期化値（「０」）をロードする第１入力ピン、左側に隣接するフリップフロップ401からシフトされた値を受け取る第２ピン、および隣接する中間レジスタ402の内容および不一致タームｄ_nから導かれる更新値を受け取るために以下に述べる方法で接続される第３ピンを含む。フリップフロップ401₇は、値「０」または「１」のいずれかを受け取る２入力MUX424₇を有する。図５の改変Berlekamp-Massey回路124Aはさらに、複数のANDゲート426₀〜426₆ を含み、各ANDゲート426は、関連する加算器428の第１入力に接続される出力ピンを有する（例えば、ANDゲート426₀の出力ピンは加算器428₀の第１入力ピンに接続され、ANDゲート426₁の出力ピンは加算器428₁の第１入力ピンに接続されるなど）。各ANDゲート426の第２入力ピンは、加算器422₀からの現在の不一致ｄ_n を受け取るように接続されている。各加算器428の第２入力ピンは、対応する（同じ下付き番号の）フリップフロップ401の出力ピンに接続される。各加算器428 の出力ピンは、上述のように、対応する（同じ下付き番号の）３入力MUX424の第３入力ピンに接続される。各ANDゲート426の第２入力ピンは、左側に隣接する中間フリップフロップ402の出力ピンに接続される。各中間フリップフロップ402に対して３入力MUX430が設けられる。MUX430₁〜43 0₆は、初期化値「０」を受け取るように接続される第１入力ピンを有する。MUX4 30₇は、それぞれ初期化値「１」および「０」を受け取るように接続される第１および第２入力ピンを有する。MUX430₁〜430₆の第２入力ピンは、左側に隣接する中間レジスタ402（下付き番号が１つ小さいレジスタ402）からの出力を受け取るように接続される。MUX430₁〜430₇の第３入力ピンは、同じ下付き番号のＡフリップフロップ401からの出力を受け取るように接続される。各Ａフリップフロップ401は、（上述のような適切なMUX424の第２入力ピンを介して）右側に隣接するフリップフロップ401に、（不一致ｄ_nの生成に用いるための）ANDゲート420に、（同じ下付き番号のMUX430を介して）同じ下付き番号の中間フリップフロップ402に、および（リードインバス106を介して）α^-t乗算器回路102に接続される出力ピンを有する。従って、図５の改変Berlekamp-Massey回路124Aは、Ｂレジスタ（フリップフロップ）400のバンクB400、Ａレジスタ（フリップフロップ）401のバンクB401、および中間レジスタ（フリップフロップ）402のバンクB402を含む。本明細書においては、フリップフロップは１ビットレジスタであり、１ビットより大きい容量を有するレジスタは、本発明の他の局面が実行される限り利用され得ることは理解され得る。バンクB400およびB401のフリップフロップの数が「ｍ」（図示した実施例ではｍ＝８）である場合、バンクB402のフリップフロップ数はｍ−1である。さらに、図５に示すように、少なくともｍ−１の低次の「Ａ」フリップフロップ401は関連する３入力MUX424を有し、これにより、バンクB401が右側にシフトするシフトレジスタとして働くことが可能になる。図示した実施例で用いられる特定の体生成多項式を考慮すれば、図５のフィードバック回路128は、加算器440₂、440₃、および440₄を備えている。加算器440₂ の第１入力ピンはフリップフロップ400₀の出力ピンに接続され、一方、加算器44 0₂の第２入力ピンはフリップフロップ400₂の出力ピンに接続される。加算器440₃ の第１入力ピンは加算器440₂の出力ピンに接続され、一方、加算器440₃の第２入力ピンはフリップフロップ400₃の出力ピンに接続される。同様に、加算器440₄の第１入力ピンは加算器440₃の出力ピンに接続され、一方、加算器440₄の第２入力ピンはフリップフロップ400₄の出力ピンに接続される。加算器440₄の出力ピンはMU X404の第２入力に接続され、MUX404の第１入力ピンは、反転されるｍ記号のＢのＢ_kビットを受け取るように接続される。図５のα^-t乗算器回路102は、バス106を伝送されるＡの値にα^-2を乗算するように構成されている。さもなくば、数学的導出に関連して上述したように、「ｔ」の値は選択され得る。図５のα^-t乗算器回路102は、特に、当業者には理解され得るように、α²の乗算を提供するように特異的に接続された複数の加算器450 〜454を備えている。ｍビットパラレルバス108を介して供給されるα^-t乗算器回路102の出力は値Ａα^-t＝Ｂ^-1であり、これは反転回路212に入力されるｍビット記号Ｂの所望の逆元である。図６は、図4Aまたは図4Bの回路128のために用いられ得る一般的なフィードバック回路を示す。図６の回路の構成および動作は、図4Cの改変フィードバック回路140を参照すれば理解される。動作本明細書に記載されたすべての実施例の最終的な出力はｍビット電気信号であり、これは、ｍビット入力記号Ｂ（第２すなわちデュアル基底表現における）の逆元を表す。特に、上述の数学的導出を考慮すれば、最終出力信号はＢ^-1＝Ａα^-t である。ｍビット値Ａに対応する電気信号は、回路100（例えば、図4Aの回路1 00A、図4Bの回路100B、および図4Cの回路100C）によって生成され、バス106を介してα^-t乗算器回路102に出力される。α^-t乗算器回路102からの最終出力はバス 108で得られ、Ａとα^-tとの積、すなわちＢ^-1である。図4Aおよび図５に示した実施例の動作について先ず述べる。これにより、図4B および図4Cの実施例の動作の説明に対する理解が得られ得る。動作においては、図５の反転回路212が先ず初期化され、その後、ｍビット記号ＢのビットＢ_kがレジスタ400にクロックされる。特定数のクロックサイクルの間、反転回路212は、従来のバイナリ指向Berlekamp-Massey回路の畳み込み動作に類似した動作を行う（例えば、現在の不一致ｄ_nを決定し、レジスタ401および 402の値を更新する）。ｍビット値Ａは最後にはレジスタ401に格納される。Ａのｍビット値は、（第１基底表現における）Ａと（第２基底表現における）α^kＢとの内積が、ｋ＜ｍ−１のときゼロであるという制約の下で展開される。上述のように、特に等式６〜８を参照して、例えば、Ａの展開は、数列｛Ｓ_n ｝を用いる畳み込み反復によって起こる。ｍビット記号Ｂに対しては、数列｛Ｓ_n ｝の最初のｍ個の要素（例えば、Ｓ_o〜Ｓ_m-1）はＢの最初のｍビット（例えば、Ｂ_o〜Ｂ_m-1）である。従って、最初のｍ回のクロックサイクルの間、値Ｂ_o〜Ｂ_m-1がレジスタ400にシリアルにクロックされる。数列｛Ｓ_n｝の残りはフィードバック回路128を用いて生成され、この回路はＢのα倍のフィードバックを生成する。この方法で数列｛Ｓ_n｝の残りを生成することは、数列｛Ｓ_n｝の前述の定義、特に式Ｓ_j+k＝（α^kＢ）_jから理解される。数列｛Ｓ_n｝およびこの結果レジスタ401のＡ値の生成は、（１）２ｍ−２クロックサイクルが実行されるか、または（２）ｍ−１より長い長さが得られる（ｄ_n ≠０の場合）まで続く。２ｍ−２クロックサイクル前にｍ−１より長い長さが得られる場合は、レジスタ（フリップフロップ）401の値は、サイクル２ｍ−２に達するまで右側にシフトされる（クロックサイクル毎に１フリップフロップ）。このシフトは左レジスタ401にリーディングゼロを与え、これにより、レジスタ401のＡ値を実質的に右揃えさせる。図５の反転回路212の動作をさらに詳しく述べる。コントローラ120はｎおよび長さ「Ｌ」を含む多くの値のトラック(track)を保持する。さらに、コントローラ120は現在の不一致値ｄ_n（加算器422₀からの出力）を受け取るように接続されている。コントローラ120はまた、MUX404、424、および430への選択信号の供給を含む、改変Berlekamp-Massey畳み込み回路124Aの動作を順序化および時間調整する。コントローラ120は、ステートマシーンまたはプログラマブルコンピュータなどの配線による回路であり得る。いずれの場合でも、コントローラ120が本明細書にて述べる動作およびパラメータを統括するようにコントローラ120を設計／プログラムする方法は当業者には既知である。先ず、コントローラ120はｎ＝０を設定し、フリップフロップ401₇および402₇ が「１」に初期化されるようにMUX424₇および430₇に選択信号を供給する。コントローラ120は、フリップフロップ401₆〜401₀およびフリップフロップ402₆〜402₁ が「０」に初期化されるように、MUX424₆〜424₀およびMUX430₆〜430₀に選択信号を供給する。コントローラ120はまた、反転されるｍビット記号Ｂの入力ビットＢ_kがライン104からフリップフロップ400₇にクロックされ得るように、MUX404₇ に選択信号を供給する。初期化後、最初のｍクロックサイクルの間、ビットＢ_k（数列｛Ｓ_n｝の構成要素Ｓ_o〜Ｓ_m-1）はフリップフロップ400₇〜400₀にシリアルにクロックされる。すなわち、クロック０の間は、Berlekamp-Massey型（ＢＫ型）反復に対して、Ｂ_o がフリップフロップ400₇にクロックされる。Berlekamp-Massey型（ＢＫ型）反復は、最終的にはフリップフロップ401₇および402₇を含む「スライス」の他の要素を含み、次の（例えば、右側に隣接する）スライスのフリップフロップ401₆および402₆の値を更新する。クロック１の間は、Ｂ_oはフリップフロップ400₆にシフトされ、B1は、２つのスライスを含むＢ_k型反復のためにフリップフロップ400₇ にクロックされる。既にロードされたＢ_kＳのシフトおよび別のＢ_kＳのクロックインは、フリップフロップ401₇〜400₀がそれぞれビット値Ｂ₇〜Ｂ_oによりロードされるまで続く。最初のｍクロックサイクルの後、コントローラ120は、フィードバック回路128 からのα倍フィードバック信号がMUX404を介してフリップフロップ400₇に供給されるように、MUX404への選択入力を変更する。MUX404へのこのような選択信号の変更により、数列｛Ｓ_n｝の残り（すなわち、Ｓ_k、ｋ＞ｍ−１）がＢのα倍であることが可能になる。つまり、反復ｍの間はＳ_m＝（αＢ）_m-1が生成され、反復ｍ＋１の間はＳ_m+1＝（α²Ｂ）_m-1が生成され、反復ｍ＋２の間はＳ_m+2＝(α³Ｂ )_m-1が生成されるなどである。フィードバック回路128の上述の動作は、数列｛Ｓ_n｝＝Ｓ_j+k＝（α^kＢ）_jの前述の導出に関連して理解される。ｍ回目のクロックサイクル後、ｊは一定に保持され、ｋは後に続く各クロックのために増分される。ＢＫ型反復は上述の方法で、（１）２ｍ−２クロックサイクルが実行されるか、または（２）ｍ−１より長い長さが得られる（ｄ_n≠０の場合）まで続く。２ｍ −２クロックサイクル前にｍ−１より長い長さが得られる場合は、コントローラ 120はＢＫ型反復を停止し、残りの２ｍ−２クロックの間、一連のクロック化シフトを行う。特に、コントローラ120は、値「０」がフリップフロップ401₇にクロックされるように、MUX424₇に選択信号を供給する。コントローラ120は、後に続く各クロック化シフトのために、フリップフロップ404₇〜401₁からの値がそれぞれフリップフロップ401₆〜401₀へと右側にシフトされるように、MUX424₆〜424₀ に選択信号を供給する。後に続く各クロック化シフトのために、フリップフロップ401₇に「０」がロードされる。クロック化シフトの結果、適切な数のリーディングゼロが導入され、またフリップフロップ401の値Ａが右ビット位置が揃えられる。このような右揃えが起こる場合は（すべての場合とは限らない）、シフトの開始前に、左からシフトインされる数と少なくとも同じ数のゼロが最右端のフリップフロップ401に存在する場合である。従って、クロック化シフトは実質的にはゼロ充填動作を構成する。２ｍ−２クロックサイクルの終わりには、図５の反転回路212は、フリップフロップ401に（第１基底表現における）値Ａを有する。フリップフロップ401の各々の１ビット値は（バス106の各リードを介して）α^-t乗算器102に供給される。 α^-t乗算器102の８ビットパラレル出力はバス108に出力され、求められた値Ｂ^-1 を提供する。図4Bの実施例の動作は、到達長さＬ≧ｍ（ｄ_nがゼロでない場合）において図4 Aおよび図５に示した実施例とは異なる。ｍ−１を超える長さ変更があると、フリップフロップ401のためのゼロ充填およびシフト動作を行う代わりに、フリップフロップ401の値は（パラレルバス130を介して）８ビットシフトレジスタ132 にクロックされる。次に、残りのクロックの間（クロック２ｍ−２まで）、シフトレジスタ132の最左端位置にゼロがロードされ、各ビットは右側にシフトされる（クロックサイクル毎に１ビット位置）。２ｍ−２クロックの終わりには、シフトレジスタ132のｍビット値は（バス106を介して）α^-t乗算器102に供給される。図4Cの実施例の動作は、主に、数列｛Ｓ_n｝の生成、および特にｋ≧ｍのときＳ_kを生成することにおいて、図4Aおよび図５に示した実施例とは異なる。特に、最初のｍクロックサイクルの間、フリップフロップ400にロードされるのとほとんど同じ方法および同じ時間に、Ｂ_o，．．．Ｂ₇がレジスタ142にシリアルにロードされる。すなわち、クロック０の間に、Ｂ_oはフリップフロップ400₇とレジスタ142_m-1の両方にロードされ、クロック１の間に、Ｂ_oはフリップフロップ400₆ とレジスタ142_m-2にシフトされ、Ｂ₁はフリップフロップ400₇とレジスタ142_m-1 の両方にロードされるなどである。次に、ｍクロックを実行した後、回路140から改変Berlekamp-Massey畳み込み回路124Cへのαフィードバック値を乗算することによって、Ｂのα倍が得られる。従って、図4Cの実施例では、改変Berlekamp- Massey畳み込み回路124Cはフィードバック回路を含まない。代わりに、フィードバック回路140が個別に設けられる。コントローラ120の実行について、ｐが必ずしも２ではない場合のＧＦ（ｐ^m）に対する一般的な場合について述べる以下の手順によってさらに述べる。等式７の最後の等式により、上記の和が１であり、よってＤ（ｘ）がｄ_nで除算されなければならないことが必要である。また、Ｄ（ｘ）のための係数の順序はＡの成分の順序の反対である。従って、ｋ＝０，１，．．．，ｍ−１に対してＡ_k＝Ｄ_m-1-k／ｄ_nであり、これはＢ^-1α^tのためのα表現である。 α表現からβ表現への変換は等式１に基づく。式１では、Ｂは、ｊ＝０，１，．．．，ｍ−１に対してａ^jであるように設定される。トレース関数を評価することにより、（α^j）_k、すなわち、ａ基底集合であるαの最初のｍ乗のβ表現の成分を生成する。Ａ_kがα表現の要素の成分であり、Ｂ_kがβ表現の同じ要素の成分であるとき、以下の式が得られる。ｎ番目の成分に対しては１をおよびその他に対しては０を有するβ_nにＢを設定することにより、反転変換がこの式から得られ得る。これは、ｋ＝０，１，．．．，ｍ−１のときＡ_k、すなわち、（β_n）_kによって示されるＢ_nのａ表現の成分に対して解かれ得るｍ個の式を生成する。ｎ＝０，１，．．．，ｍ−１に対してこれらを得ると、以下の式が得られる。図4Aおよび図５に示す回路は８ビット記号、すなわち、体がＧＦ（２⁸）の場合のものである。体生成多項式は、Ｇ（Ｘ）＝Ｘ⁸＋Ｘ⁴＋Ｘ³＋Ｘ²＋１であるように選択される。α_oはα^-4であるように選択される。α^tはα²であるように計算される。バイナリの場合には、ｄ_mはいつでも１であり、最後のｄ_nは１である。従って、アルゴリズムの終わりにはＡ_k＝Ｄ_m-1-kである。コントローラ120の動作は２つの変数、すなわちループカウントｎおよび長さＬに基づく。最初のクロックサイクルでは、ｎは０に設定され、Ｂ_oはMUX404を介してフリップフロップ400₇にシフトされ、フリップフロップ401₇および402₇は１に設定され、残りの 401および402フリップフロップはそれぞれの入力MUXを介して０に設定される。プロセスはさらに１４回のクロックサイクルを要求する。各クロックでｎが増分される。また、ｎ−Ｌ＋１＞Ｌ、ｎ−Ｌ＋１＜８、およびｄ_nが０でないとき、Ｌはｎ−Ｌ＋１に変更される。各クロックで、Ｌが変更されるとき、フリップフロップ402はそれぞれの入力MUXを介してフリップフロップ401からロードされる。Ｌが変更されないとき、フリップフロップ402は右側にシフトされ、402₇へは０がシフトされる。各クロックで、ｎ−Ｌ＋１＜８のとき、401フリップフロップへの入力MUXは、各401フリップフロップが、ｄ_nとANDされる対応する402フリップフロップの内容を付加することによって更新されるように切り換えられる。ｎ−Ｌ＋１＞７のとき、フリップフロップ401は右側にシフトされ、401₇へは０がシフトされる。８クロック後、Ｂはフリップフロップ400にシフトされている。残りの７クロックに対しては、MUX404は、フリップフロップ400₇がフィードバック信号を受け取るように設定される。これにより、数列Ｓ_kの残りの要素が生成され得る。Ｂの逆元の完了後、図５に示すように、レジスタ401のバイトにα^-2を掛けることによって、図５のOUTビットが得られる。上述の構成および動作の説明から、本発明は、ｍ≠８およびｔ≠２であり、また異なる体ジェネレータを有する実施態様を包含することが理解され得る。このような他の実施態様のために本明細書で述べた回路を改変する方法は、当業者であれば容易に理解され得る。例えば、特定のアプリケーションによれば、記号Ｂのビット数を変動させることは、フリップフロップ400、401、および402の数を変動させることを必ずしも包含しない。本明細書に述べた指針により、異なる体生成多項式のための適切なフィードバック回路（回路128など）、および異なるｔのための適切なα^-t乗算器を構成する方法は当業者には既知である。本発明を好適な実施態様に関連して特に図示および記述したが、本発明の精神および範囲から離れることなく、形態および詳細において様々な変形がなされ得ることは当業者であれば理解され得る。

Claims

【特許請求の範囲】排他的な特性または特権がクレームされる本発明の実施態様は、以下のように定義される。１．ｍビット記号Ｂの逆元を決定する反転回路であって、該記号Ｂはデュアル基底表現で表され、該反転回路は、該記号Ｂが供給され、ｍビット値Ａに対応する電気信号を生成し格納する反復畳み込み回路であって、該値Ａは第１基底表現であり、該値Ａに対する該電気信号は、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように該畳み込み回路によって生成される、反復畳み込み回路と、該畳み込み回路に接続され、該畳み込み回路に、Ｂで始まりＢのα倍数をとることによって拡張される数列を用いて畳み込みを実行させるフィードバック回路と、該畳み込み回路に接続され、該値Ａとα^-tとの積に対応する電気出力信号を生成する乗算器回路であって、αは体要素であり、ｔは整数であり、該乗算器回路からの該電気出力信号は第１基底表現における該ｍビット記号Ｂの逆元を表す、乗算器回路とを備えている反転回路。２．前記畳み込み回路は、前記ｍビット値Ａに対応する電気信号が格納されるメモリを備え、前記反転回路は、該ｍビット値Ａを揃える手段をさらに備えている、請求項１に記載の反転回路。３．前記ｍビット値Ａを揃える手段は、前記畳み込み回路の前記メモリをシフトレジスタとして操作する、請求項２に記載の反転回路。４．前記メモリはｍ個のレジスタを備え、前記ｍビット値Ａを揃える手段は、該ｍ個のレジスタのそれぞれに対して関連するマルチプレクサを含み、複数のレジスタに対して、該関連するマルチプレクサは、畳み込み入力とレジスタシフト入力との間を選択するように作動する、請求項３に記載の反転回路。５．前記畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、前記複数のレジスタに対して、前記関連するマルチプレクサは該レジスタへの入力を畳み込み入力からレジスタシフト入力へ切り換えるように作動する、請求項４に記載の反復回路。６．前記畳み込み回路は、多項式および現在の不一致値ｄ_nの係数を生成し、該多項式の長さがｍ−１を超え、かつ、該現在の不一致値ｄ_nがゼロでない場合に、前記所定のクロックサイクルが起こる、請求項５に記載の反転回路。７．前記メモリがｍ個のレジスタを備え、また前記ｍビット値Ａを揃える手段が、該レジスタに接続されるシフトレジスタである、請求項２に記載の反転回路。８．前記フィードバック回路の構成は、体生成多項式に依存する、請求項１に記載の反転回路。９．ｍ＝８である、請求項１に記載の反転回路。１０．入力されたｍビット記号Ｂに対するｍビット値Ａを決定する回路であって、該記号Ｂはデュアル基底表現で表され、該回路は、該記号Ｂが供給され、該ｍビット値Ａに対応する電気信号を生成する反復畳み込み回路であって、該値Ａは第１基底表現であり、該値Ａに対する該電気信号は、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように該畳み込み回路によって生成される、反復畳み込み回路と、該畳み込み回路に接続され、該畳み込み回路に、Ｂで始まりＢのα倍数をとることによって拡張される数列を用いて畳み込みを実行させるフィードバック回路と、該畳み込み回路によって生成される該値Ａのビット位置を揃える手段とを備えている回路。１１．前記値Ａのビット位置を揃える手段は、前記畳み込み回路のメモリをシフトレジスタとして操作する、請求項１０に記載の回路。１２．前記メモリはｍ個のレジスタを備え、前記値Ａのビット位置を揃える手段は、該ｍ個のレジスタのそれぞれに対して関連するマルチプレクサを含み、複数のレジスタに対して、該関連するマルチプレクサは、畳み込み入力とレジスタシフト入力との間を選択するように作動する、請求項１１に記載の回路。１３．前記畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、前記複数のレジスタのために、前記関連するマルチプレクサは、該レジスタへの入力を、畳み込み入力からレジスタシフト入力に切り換えるように作動する、請求項１２に記載の回路。１４．前記畳み込み回路は、多項式および現在の不一致値ｄ_nの係数を生成し、該多項式の長さがｍ−１を超え、かつ、該現在の不一致値ｄ_nがゼロでない場合に、前記所定のクロックサイクルが起こる、請求項１３に記載の回路。１５．前記メモリがｍ個のレジスタを備え、前記値Ａのビット位置を揃える手段が、前記メモリに接続されるシフトレジスタである、請求項１１に記載の回路。１６．前記回路は、前記畳み込み回路に接続され、前記値Ａとα^-tとの積に対応する電気出力信号を生成する乗算器回路をさらに備えており、αは体要素であり、ｔは整数であり、該乗算器回路からの該電気出力信号は、第１基底表現における前記ｍビット記号Ｂの逆元を表す、請求項１０に記載の回路。１７．前記フィードバック回路の構成は、体生成多項式に依存する、請求項１０に記載の回路。１８．ｍ＝８である、請求項１０に記載の回路。１９．入力されたｍビット記号Ｂに対するｍビット値Ａを決定する回路であって、該記号Ｂはデュアル基底表現で表され、該回路は、該記号Ｂが供給され、該ｍビット値Ａに対応する電気信号を生成し、畳み込みレジスタのバンクに格納する反復畳み込み回路であって、該値Ａは第１基底表現であり、該値Ａに対する該電気信号は、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように該畳み込み回路によって生成される、反復畳み込み回路と、該畳み込み回路に接続され、該畳み込み回路に、Ｂで始まりＢのα倍数をとることによって拡張される数列を用いて畳み込みを実行させるフィードバック回路と、該畳み込み回路の該畳み込みレジスタの該バンクをシフトレジスタに変換する変換手段とを備えている回路。２０．前記メモリはｍ個のレジスタを備え、前記変換手段は、前記バンク内に含まれる複数のレジスタに対して関連するマルチプレクサを含み、該複数のレジスタに対して、該関連するマルチプレクサは、畳み込み入力とレジスタシフト入力との間を選択するように作動する、請求項１９に記載の回路。２１．前記畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、前記複数のレジスタに対して、前記関連するマルチプレクサは、該レジスタへの入力を畳み込み入力からレジスタシフト入力に切り換えるように作動する、請求項２０に記載の回路。２２．前記畳み込み回路は、多項式および現在の不一致値ｄ_nの係数を生成し、該多項式の長さがｍ−１を超え、かつ、該現在の不一致値ｄ_nがゼロでない場合に、前記所定のクロックサイクルが起こる、請求項２１に記載の回路。２３．ｍビット記号Ｂの逆元を決定する方法であって、該記号Ｂはデュアル基底表現で表され、該方法は、該記号Ｂのビットに対応する電気信号を反復畳み込み回路に供給する工程と、該畳み込み回路の反復を行ってｍビット値Ａに対応する電気信号を生成する工程であって、該値Ａは第１基底表現であり、該値Ａに対する該電気信号は、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように該畳み込み回路によって生成され、ｍ回の反復より多い反復がＢのα倍数を用いて行われる工程と、該ｍビット値Ａに対応する電気信号をメモリに格納する工程と、該値Ａとα^-tとの積に対応する電気出力信号を生成する工程であって、αは体要素であり、ｔは整数であり、該電気出力信号は該第１基底表現における該ｍビット記号Ｂの逆元を表す工程とを包含する方法。２４．前記メモリ内の前記ｍビット値Ａを揃える工程をさらに包含する、請求項２３に記載の方法。２５．前記メモリは前記畳み込み回路の一部を形成し、前記ｍビット値Ａを揃える工程は、前記畳み込み回路の前記メモリのにおける前記値Ａのビットをシフトする工程を包含する、請求項２４に記載の方法。２６．前記メモリは複数のレジスタを備えており、前記方法は、複数の入力のうちの１つを該複数のレジスタに多重伝送する工程をさらに包含し、該複数の入力は、畳み込み入力およびレジスタシフト入力を含む、請求項２５に記載の方法。２７．前記畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、前記レジスタシフト入力は前記複数のレジスタに多重伝送される、請求項２６に記載の方法。２８．前記畳み込み回路は、多項式および現在の不一致値ｄ_nの係数を生成し、該多項式の長さがｍ−１を超え、かつ、該現在の不一致値ｄ_nがゼロでない場合に、前記所定のクロックサイクルが起こる、請求項２７に記載の方法。２９．前記ｍビット値Ａを揃える工程は、該ｍビット値を前記メモリに接続されたシフトレジスタにロードする工程を包含する、請求項２４に記載の方法。３０．ｍ＝８である、請求項２３に記載の方法。３１．前記記号Ｂのビットに対応する前記電気信号は、前記反復畳み込み回路にシリアルに供給される、請求項２３に記載の方法。３２．入力されたｍビット記号Ｂに対するｍビット値Ａを決定する方法であって、該記号Ｂはデュアル基底表現で表され、該方法は、該記号Ｂのビットに対応する電気信号を反復畳み込み回路に供給する工程と、該畳み込み回路の反復を行ってｍビット値Ａに対応する電気信号を生成する工程であって、該値Ａは第１基底表現であり、該値Ａに対する該電気信号は、ｋ＜ｍ−１のときＡとα^kＢとの内積が０に等しくなるように該畳み込み回路によって生成され、ｍ回の反復より多い反復がＢのα倍数を用いて行われる工程と、該ｍビット値Ａに対応する電気信号をメモリに格納する工程と、該畳み込み回路によって生成される該値Ａのビット位置を揃える工程とを包含する方法。３３．前記メモリは前記畳み込み回路の一部を形成し、前記ｍビット値Ａを揃える工程は、前記畳み込み回路の前記メモリにおいて前記値Ａのビットをシフトする工程を包含する、請求項３２に記載の方法。３４．前記メモリは複数のレジスタを備えており、前記方法は、複数の入力のうちの１つを該複数のレジスタに多重伝送する工程をさらに包含し、該複数の入力は、畳み込み入力およびレジスタシフト入力を含む、請求項３３に記載の方法。３５．前記畳み込み回路によって行われる畳み込みにおける所定のクロックサイクルで、前記レジスタシフト入力は前記複数のレジスタに多重伝送される、請求項３４に記載の方法。３６．前記畳み込み回路は、多項式および現在の不一致値ｄ_nの係数を生成し、該多項式の長さがｍ−１を超え、かつ、該現在の不一致値ｄ_nがゼロでない場合に、前記所定のクロックサイクルが起こる、請求項３５に記載の方法。３７．前記ｍビット値Ａを揃える工程は、前記ｍビット値を前記メモリに接続されたシフトレジスタにロードする工程を包含する、請求項３２に記載の方法。３８．ｍ＝８である、請求項３２に記載の方法。３９．前記記号Ｂのビットに対応する前記電気信号は、前記反復畳み込み回路にシリアルに供給される、請求項３２に記載の方法。