JPS6399623A - 有限体の演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、誤り訂正符号の符号器、複合器に用いられる
有限体の演算回路に関するものである。

従来の技術 ディジタルデータを記録・再生する時に、記録媒体の欠
陥や傷、ゴミ等に起因する符号誤りを訂正する為に誤り
訂正符号が用いられる。特に、近年デジタルオーディオ
信号の記録再生に、隣接符号、リードソロモン符号など
が実用化されている。

これらの誤り訂正符号の符号器では、パリティデータを
発生し付加する。また複合器では、パリティデータを含
む受信データからシンドロームを計算し、このシンドロ
ームに基いて誤り訂正がなされる。これらの、パリティ
データの発生、シンドロームの計算及び誤り訂正には、
有限体の演算が不可欠である。

有限体ＧＦ　（２ｎ　）とは、次数ｎの原始多項式ｇ　
（Ｘ）から導かれた２″個の元を有する体である。

この有限体ＧＦ　（２ｎ　）から零元を除いたものは巡
回群であり、零元以外の元Ｐ、　ＱはＰ＝α（。

Ｑ＝αＪと表わされる。また、それらの乗算Ｐ×Ｑにつ
いては、ｐｘＱ＝（αす×（αｊ）−αｉ＋ｊが成立す
る。ただしαは原始多項式ｇ　（Ｘ）　＝　Ｏとしたと
きの根である。

以下図面を参照しながら、従来の有限体の演算回路の一
例について説明する。第７図は従来の有限体の演算回路
のブロック図を示すものである。

第７図において、１は逆指数変換テーブルであり、αを
入力するとｉを出力する。２も逆指数変換テーブルであ
り、α１゛１を入力するとｊを出力する。

３は加算器であり、逆指数変換テーブル１と２で得られ
たｉとｊを入力として、ｉ十ｊを出力する。

４は指数変換テーブルであり、加算器３で得られたｉ十
ｊを入力するとαを出力する。従来はこのような構成に
よって有限体の演算（乗算）を行なっていた。

発明が解決しようとする問題点 しかしながら上記のような構成では、以下に示すような
問題点を有していた。すなわち、構成要素のうち逆指数
変換テーブル１，２及び指数変換テーブル４は、具体的
にはＲＯＭ　（リードオンリーメモ１月等で実現できる
が、上記構成ではＲＯＭ３個と加算器１個を必要とする
ため、回路規模が大きくなるという欠点があった。また
、逆指数変換テーブル及び指数変換テーブルの内容は原
始多項式によって異なるため、原始多項式ごとに専用の
ハードウェア構成となり、汎用性に欠けていた。

本発明は上記問題点に鑑み、回路規模が小さく、また汎
用性のある有限体の演算回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明の有限体の演算回
路は、 有限体のＣＦ　（２’　”）の元Ｐをベクトル表現した
ｎビットの第１の入力と、上記有限体ＧＦ　（２″）の
元Ｑをベクトル表現したｎビットの第２の入力とを乗算
し、乗算結果Ｒを拡大ベクトル表現された（　２　ｎ−
１）ビットの出力として得るようになされた乗算器と、 上記乗算器の出力Ｒを第１の入力とし、原始多項式の係
数Ｋを第２の入力とし、第１の入力Ｒに対して第２の入
力による除算を施して、拡大ベクトル表現された（　２
　ｎ−１）ビットの第１の入力Ｒをベクトル表現された
ｎビットの出力Ｓに変換するようになされた除算器とに
より構成される。

作用 本発明の上記した構成では、乗算器及び乗算器は、アン
ドゲート及び排他的オアゲート等で構成でき、ＲＯＭや
加算器を必要としないため、回路規模を小さくできる。

また除算器を、原始多項式の係数を入力してそれにより
除算を行なうように構成できるので、種々の原始多項式
に対応できる汎用性のある有限体の演算回路が実現でき
る。

実施例 本発明の一実施例の説明のために、有限体ＧＦ′（２）
のベクトル表現についてまず説明する。なお、以下の説
明において、有限体上の乗算は×、有限体の加算は＋、
論理積（アンド）は・、排他的論理和（排他的オア）は
■で表現する。

例として、原始多項式ｇ（Ｘ）＝　ｘ’　十ｘ　−４−
１より導かれる有限体ＧＦ　（２’　）を考える。上記
有限体ＣＦ　（２ｎ）の元は、（０，α０．αｔ、α２
゜α３．・・・・・・、α″）の１６個（＝２４個）で
ある。

ところで、αはｇ　（Ｘ）　−０の根であるので、α４
＋α＋１−〇であり、有限体上での演算規則により移項
すると、α４＝α＋１となる。同様に、α５＝α×α４
−α×（α＋１）＝α２＋αα６−α２×α４−α２×
（α＋１） ＝α３　＋α２ α７＝α３×α４＝α３×（α＋１） ＝α４＋α３＝（α＋１）＋α３ ＝α３＋α＋１ α日＝α４×α４＝（α＋１）×（α＋１）＝α２＋１ α８＝α×α８＝α×（α”　＋１）＝α３＋１という
ように、上記有限体ＣＦ　（２’　）のすべての元は、
αＯ９α茸、α２．α３の線形結合として表現できる。

（１＝α１５＝α０である）この線形結合の状態を４ビ
ツトの数で示すものが、有限体の元のベクトル表現と呼
ばれるものである。例えば４ビツトの上位から順にα３
．α２゜α１．α０をｖＩりあてたとすると、 α３　　α２　　α１　　α０ Ｏ−（ＯＯＯＯ） α’−（ＯＯ０１） α’−（００１０） α２＝（０１００） α’＝（１０００） α’＝（００１１） α５＝（０１１０） α６＝（１１００） α’−（１０１１） α”＝（０１０１） α９＝（１０１０） αｌ０＝（０１１１） α目−（１１１０） α”＝（１１１１） α”−（１１０１） α”＝（１００１） と表現される。これが有限体ＧＦ　（２ｎ）上の元のベ
クトル表現である。

また、ベクトル表現された有限体の元どうしの加算は、
ビットごとの排他的オア演算で実現される。たとえば、 （ＯＯ０１）・・・・・・α０ ＋（１０１１）・・・・・・α７ （１０１０）・・・・・・α９ となり、α６＋α３＋α２となる。

それでは、以下本発明の実施例について、図面を参照し
ながら説明する。

第１図は本発明の実施例における有限体の演算回路のブ
ロック図を示すものである。第１図において、１１は乗
算器であり、ベクトル表現された第１の入力Ｐとベクト
ル表現された第２の入力Ｑの乗算を行ない、乗算結果Ｒ
を拡大ベクトル表現された形で出力する。１２は除算器
であり、拡大ベクトル表現された乗算結果Ｒに、原始多
項式による除算を施してベクトル表現された出力Ｓに変
換する。

第２図および第３図は、第１図の実施例における有限体
の演算回路において乗算が行なわれる原理を説明する図
である。第２図は、乗算器１１における演算を表わして
いる。第１の入力Ｐのベクトル表現が（ｐｓ　ｐｚ　ｐ
＋　１）ｏ　）　％また第２の入力Ｑのベクトル表現が
（Ｑｚ　ｑｚ　ｑ＋　（１０）であるとする。Ｘの多項
式表現では、 Ｐ”Ｉ）：ｌ・α３＋ｐ２・α２＋ｐ、・α１＋ｐ０・
α０Ｐ”ｑｚ・α３＋ｑｚ・α２＋ｑＩ・α’＋　ｑｏ
・α０となる。ＰＸＱの結果をＲとし、Ｒ＝ｒ６　・α
６＋ｒ５・α５＋ｒ４　・α４＋ｒ３・α３＋ｒ２　・
α２＋ｒ、−ｃｘ’　＋ｒ０　・ｃｘＯとすれば、ｒｏ
　　：ｐｏ’ｑ。

ｒ＋　＝ｐ＋’ｑｏ■ｐｏ’　ｑ＋ ｒｚ＝ｐｚ’ｑｏ■ｐ＋’ｑ＋■ｐｏ’　ｑｚｒ３＝ｐ
３°ｑｏ■ｐ２°ｑＩ■ｐ＋’ｑｚ■ｐＯ’　（１３ｒ
４＝ｐ３°ｑ＋■ｐｚ’　（ｌｚ■ｐ＋°ｑ：＋ｒｓ　
＝ｐｚ’　ｑｚ■ｐ２°ｑ３ ｒｂ”’ｐ　３　°　ｑｚ となる。乗算結果Ｒは、原始多項式による除算を行なっ
ていないので、α０〜α６の項の線形結合で表わされて
おり、これを拡大ベクトル表現と呼んでいる。拡大ベク
トル表現による乗算結果Ｒは、原始多項式によらず同じ
値となる。

第３図は、除算器１２における演算を表わしている。原
始多項式ｇ（ｘ）＝ｘ’　＋ｘ＋ｌとし、入力Ｒの拡大
ベクトル表現を（ｒｂ　ｒｓ　ｒ４　　ｒ３　ｒ２　ｒ
。

ｒｏ）としたときの出力Ｓのベクトル表現が、（Ｓｚ　
Ｓｚ　Ｓ＋　　Ｓｏ　）であるとする。拡大ベクトル表
現は、ベクトル表現にくらべてα６．α５゜α４の項が
多い。したがって、拡大ベクトル表現された有限体上の
元をベクトル表現に変換するには、α６．α５．α４の
項をα３〜α０の項に展開してやればよい。たとえば、
α６の項ｒ６を展開することを考えると、αは原始多項
式ｇ　ｆＸ）　−。

の根であるから、α４　＋α＋α＝０、これよりｒｂ　
・　（α６＋α３＋α２）＝０である。これを拡大ベク
トル表現すると、（ｒ６０　０　　ｒ６ｒｌ＋００）と
なる。有限体上の元どうしの加算では、０を加えてもも
との値と変わらないので、Ｒにこれを加算してやること
により、α６の項ｒ６が消去され、α３とα２の項に展
開される。同様にして’５＋　　ｒ４も消去され、展開
される。この様子を表わしたのが第３図である。第３図
より、出力５−（３３Ｓ２　Ｓｌ　　ｓ。）はそれぞれ
、３３　　−　ｒ　　ゴ　　■　ｒ　６ Ｓｚ　＝ｒｚ■ｒ６　＋ｒ５ ｓｌ＝ｒ、、■ｒｓ＋ｒ４ ｓ６＝ｒｏ■ｒ４ となる。

第４図は、原始多項式をｇ（ｘｌ＝ｘ’＋に、　　・ｘ
３＋に２−　ｘ２＋に’　　−ｘ＋ｋｏとしたときの、
除算器１２における演算を表わしている。ここでに３〜
に０は１または０であり、これらの値の組合せにより、
任意の４次の原始多項式（Ｘｌ　ｇを表現することがで
きる。すなわち、第４図は、第３図を任意の原始多項式
の場合に拡張したものである。まずα６の項を消去する
ために、ｒ６　・（α６＋に３・α’＋に２−　α４　
　十に、　　、α３　・十ｋ。　・α２）を加える。（
第３図の場合と同様、この値は０なので加えてもＲの値
のまま変わらない。）加えた結果をｒ　ｌ、・α５　＋
　ｒ　１４　　・α４　＋ｒ　ｌ　３　　・α３＋ｒ′
２　・α２＋ｒ　Ｉ、・αＩ　＋ｒｏとすれば、ｒ’５
−ｒ５■に３　°ｒ６ ｒ’４＝ｒ４■ｋｚ　　・ｒ６ ｒ　’３　＝ｒ３■Ｊ　　・ｒ６ ｒ　’ｚ　＝ｒ２■に０−ｒ。

ｒｌ＝ｒ。

ｒｏ　　　　＝　　ｒ。

となる。次にα５の項を消去するために、ｒ５　１・　
（α５＋に３　・α４＋に２　・α３＋ｋｌ　・α２＋
ｋ。　・α）を加える。以下同様にしてα４までの項を
消去し、最終的にはα３〜α０の項のみで表現された出
力Ｓ＝　（ｓ３　ｓ２　ＳＩ　　Ｓｏ　）を得ることが
できる。以上説明したように、第４図に示したような演
算をなすように除算器１２を構成すれば、第１図の実施
例における有限体の演算回路は、任意の原始多項式に対
応できるようになすことができる。

第５図及び第６図は、第１図の実施例における有限体の
演算回路の構成要素である乗算器１１と除算器１２の具
体的回路構成の一例を示したものである。第５図は、乗
算器１１を、第２図で示された演算をなすように構成し
た一例である。第５図において、５００はアンドゲート
であり、第２図におけるｐ。ｑｏなる理論績の演算を行
なう。５０１〜５４４もアンドゲートであり、それぞれ
が５００と同様に第２図における論理積の演算を行なう
。５５１〜５５９は排他的オアゲートであり、第２図に
おける加算を実行するのに用いられる。

また第６図は、除算器１２を、第４図で表わされる演算
をなすように構成した一例である。第６図において、６
３６はアンドゲートであり、第４図におけるに３　ｒ６
なる論理積の演算を行なう。６３５．６３４．６２６．
６２５．６２４．６１６．６１５．６１４．６０６．６
０５及び６０４もアンドゲートであり、それぞれが６３
６と同様に、第４図における論理積の演算を行なう。６
５１〜６６２は排他的オアゲートであり、第４図におけ
る加算を実行するのに用いられる。

なお、第１図の実施例の説明においては、ＧＦ（２４）
の場合について説明してきたが、本発明は任意の有限体
ＧＦ　（２ｎ　）の場合に適用できる。

このときは、原始多項式がｇ（ｘ）−ｘ”＋ｋｎ−ｉ　
ｘ″＋・・・・・・十に２　・ｘ”　十に、　　・ｘ＋
に０となり、ベクトル表現がｎビット、拡大ベクトル表
現が（２ｎ−１）ビットとなるほかは、本実施例と同様
に構成できる。

また、排他的オアゲートによる加算は、順序を入れ換え
ても結果が同じになるので、演算回路全体としての動作
遅延が最小となるように加算の順序を最適化することに
より、演算速度の高速化を図ることもできる。

発明の効果 以上のように本発明は、有限体のＧＦ　（２’）の元Ｐ
をベクトル表現したｎビットの第１の入力と、上記有限
体ＧＦ　（２ｎ　）の元Ｑをベクトル表現したｎビット
の第２の入力とを乗算し、乗算結果Ｒを拡大ベクトル表
現された（　２　ｎ−１）ビットの出力として得るよう
になされた乗算器１１と、上記乗算器の出力Ｒを第１の
入力とし、原始多項式の係数Ｋを第２の入力とし、第１
の入力Ｒに対して第２の入力による除算を施して、拡大
ベクトル表現された（　２　ｎ４）ビットの第１の入力
Ｒをベクトル表現されたｎビットの出力Ｓに変換するよ
うになされた除算器１２とを設けることにより、回路規
模が小さく、汎用性のある有限体の演算回路を構成する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例における有限体の演算回路の
ブロック図、第２図は第１図中の乗算器１１の動作説明
図、第３図及び第４図は第１図中の除算器１２の動作説
明図、第５図は第２図に示された演算を実現する具体的
回路例の回路図、第６図は第４図に示された演算を実現
する具体的回路例の回路図、第７図は従来の有限体の演
算回路のブロック図である。 １１・・・・・・乗算器、１２・・・・・・除算器。 代理人の氏名　弁理士　中尾敏男　はが１名第２図 ｃＡ６　　久５々Ｒ改改　伏。 Ｊｌ　　善　１１１　↓ Ｐ３　Ｐ２　ＰＩ　ＰＯ Ｘ　　’１３９２　曾１７０ Ｐｆｆ、昭θ堕閑０ 肪賜Ｐ７、陥 ５昭２昭２閘２ 肪８シ閑３喝３ 第３図 ｄ６　沈５　、ｃ４　　ｃ３　人２　佐′　入。 ↓　１１　↓　Ｉ　１　　↓ Ｔｂ　Ｔｓ　Ｔ＋　７ｓ　ｒ２ｆ＋　Ｔ。 ｆｂ　　　？ｆｂ　’ｊ”６ ′１８１ｓ　Ｔｓ ■　　　　　　Ｉａ　　　　　ｆ４１４第４図 久６　Ｋ　広４　仏３　ム２　伏′　ム゛１　　↓　　
１　　↓　　ＪＪＩ Ｔｂ　　Ｆｓ　　ｌ４ｆ３ｆｚ　　Ｉｔ　　Ｔ。 ■γｂ　　Ｋｓｆｆｉ　　Ｋｚｒｇ　　Ｋ１１ｒ６Ｙｚ
ｏｒｂ’ｆｊ　　ｆａ”　　ｆ：ｓ”ｆ２’　　７ｆ＋
’　　Ｔｏ’■だ　Ｋ３バ　ｐ冗　Ｋ倉ｎ“　陥γ５′
Ｔ４″　　バ′　だ　ｒ、ｒ＋

Claims (1)

【特許請求の範囲】
1. 有限体のＧＦ（２＾ｎ）の元Ｐをベクトル表現したｎビ
   ットの第１の入力と、上記有限体ＧＦ（２＾ｎ）の元Ｑ
   をベクトル表現したｎビットの第２の入力とを乗算し、
   乗算結果Ｒを拡大ベクトル表現された（２＿ｎ−１）ビ
   ットの出力として得るようになされた乗算器と、上記乗
   算器の出力Ｒを第１の入力とし、原始多項式を定義する
   係数Ｋを第２の入力とし、第１の入力Ｒに対して第２の
   入力による除算を施して、拡大ベクトル表現された（２
   ＿ｎ−１）ビットの第１の入力Ｒをベクトル表現された
   ｎビットの出力Ｓに変換するようになされた除算器とに
   より構成されることを特徴とする有限体の演算回路。