JPH0385923A - Ｃｒｃ演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＲＣ演算を行う方式の改良に関し、 入力データのビットレートが高速の場合にも容易に対応
でき、またＣＲＣ演算結果を収容するＲＯＭテーブルの
アドレス空間を削減できるＣＲＣ演算方式を提供するこ
とを目的とし、 人力ビット列を適当なビット数のビット列に分割し、こ
れらの分割した各ビット列に対応して該ビット列を前記
生成多項式によって割算した余りを格納するＲＯＭテー
ブルと、前記分割された各ビット列に対する該ＲＯＭテ
ーブルの出力の排他的論理和をとるＥＸ−ＯＲゲートと
を備え、前記入力ビット列のＣＲＣ演算結果を該ＥＸ−
ＯＲゲートの出力として得ることによって構成する。

〔産業上の利用分野〕

本発明はＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ
　Ｃｈｅｃｋ）演算を行う方式の改良に関するものであ
る。

ＣＲＣ演算方式は伝送符号の誤りを検出する手段として
、広く用いられている。

このようなＣＲＣ演算方式においては、高速のビットレ
ートにも容易に対応できるとともに、演算に用いるＲＯ
Ｍのアドレス空間を削減できるものであることが要望さ
れる。

〔従来の技術〕 従来、ＣＲＣ演算方弐としては、テーブルによるＣＲＣ
（！！読み出し方式と、シフトレジスタによる演算方式
とが知られている。

第６図はテーブルによるＣＲＣ値読み出し方式を示す図
である。この方式では、ｍビットのビット列を入力とし
て、ｎ次（ｎ＋１ビット）の生成多項式によってＣＲＣ
演算を行う場合、このｍビットのビット列に対するすべ
てのＣＲＣ演算結果を予め求めて、ＲＯＭテーブル１に
記憶させてお（。

ＣＲＣ演算を行う場合には、人力ビット列をＲＯＭテー
ブルｌのアドレスとみなして、このアドレスによってＲ
ＯＭテーブル１の内容を読み出すことによって、ｎビッ
トのデータからなるＣＲＣ演算結果の出力を得る。

第７図はシフトレジスタによるＣＲＣ演算方弐を示す図
である。同図において、ブロック２゜〜２、、−Ｉはシ
フトレジスタを示し、ブロック３゜〜３１’ｌ−１はＥ
Ｘ−ＯＲ論理を行うＥＸ−ＯＲゲートを示している。ま
たＣ０〜Ｃ，、−、はコネクタを示し、生成多項式に応
じて各ＥＸ−ＯＲゲートに人力を与えるか、または　論
理値“０”を固定的に与える。

第７図において、ｍヒントの人力データ列を先頭のＥＸ
−ＯＲゲート３゜から順次入力して、クロックによって
順次シフトする場合、最終のビットがシフトレジスタ２
．に入力されたときに、シフトレジスタ２゜〜２　ｎ−
１に蓄積されているデータの値χ。〜χ７−１がＣＲＣ
演算結果である。

〔発明が解決しようとする課題〕

第６図に示された従来方式では、対象とするデータのビ
、７ト数がｍのとき、ＣＲＣ演算結果を収容するＲＯＭ
Ｉにおいては、２′ワードのメモリ空間が必要となる。

従ってＣＲＣ演算結果がｎビットの場合には、ＲＯＭテ
ーブル１としては、ｎ×２′″ビットの容量をもつもの
が必要となる。このように第６図に示された従来方式で
は、入力データのビット数の増加に応じて、ＲＯＭテー
ブル１において必要なメモリ空間が急速に大きくなると
いう問題がある。

また第７図に示された従来方式では、ＣＲＣ演算を行う
ためにシフトレジスタを含む複雑な回路が必要となるが
、この回路は対象とするデータと同速度のビットレート
を必要とする。従ってデータ伝送速度の増大に伴って高
速の演算素子が必要となり、特に高速の場合には、実現
不可能となる場合も生じる。

本発明はこのような従来技術の課題を解決しようとする
ものであって、入力データのビットレートが高速の場合
にも容易に対応でき、またＣＲＣ演算結果を収容するＲ
ＯＭテーブルのアドレス空間を削減できるＣＲＣ演算方
式を提供することを目的としている。

［課題を解決するための手段〕 本発明は、第１図にその原理的構成を示されるように、
ＲＯＭテーブル１６，１□、・・・、・・・・・、１ｎ
と、ＥＸ−ＯＲゲート４とを備え、入力ビット列のＣＲ
Ｃ演算結果をＥＸ−ＯＲゲート４の出力として得るが、
この際、ＲＯＭテーブル１　ｒ、　１　ｚ、・・・、１
．。

に、入力ビット列を適度のビット数のビット列に分割し
た各ビット列に対応して、このビット列を生成多項式に
よって割算した余りを格納しておく。

ＥＸ−ＯＲゲート４は、分割された各ビット列に対する
このＲＯＭテーブルｈ、１□、−，１，の出力の排他的
論理和をとって、入力ビット列のＣＲＣ演算結果を示す
出力を生じる。

また本発明は、ＲＯＭテーブルＩ　Ｌ＋　１　ｚ、・−
１・・・・・、１ｎと、ＥＸ−ＯＲゲート４とを備え、
入力ビット列のＣＲＣ演算結果をＥＸ−ＯＲゲート４の
出力として得るが、この際、ＲＯＭテーブル１１１　１
　！。

・・・、１イに、入力ビット列を上位の適当なビット数
のビット列と、最下位の、生成多項式のビット数に達し
ないビット数のビット列とに分割し、上位の各ビット列
に対応してこのビット列を生成多項式によって割算した
余りを格納しておく。

ＥＸ−ＯＲゲート４は、分割された各ビット列に対する
この各ＲＯＭテーブル１１．１□、・・−１・・・・・
、１ｎの出力と、生成多項式のビット数に達しないビッ
ト数の最下位ビット列との排他的論理和をとって、入力
ビット列のＣＲＣ演算結果を示す出力を生じる。

［作用〕 いまＣＲＣ演算の対象とする（ｍ＋ｎ）ビットのビット
列Ｆ（χ）が、第２図に示されるように、ｍビットの上
位桁Ｆ、（χ）と、ｎビットの下位桁Ｆ、（χ）とから
なるものとする。

このビット列に対するＣＲＣ演算は次式によって行われ
る。

ここで （ ：生成多項式（１次） ）：（）内の割算の余りを求 める演算記号 である。

式（１）は、以下のように変形される。

・・（２） （２）式の結果を利用することによって、第６図に示さ
れた従来方式を第３図に示すように改善することができ
る。

第３図は、本発明の基本的な実現例を示す図である。（
ｍ＋ｎ）ビットのビット列Ｆ（χ）は、ｍビットの上位
桁Ｆ、（χ）と、ｎビットの下位桁Ｆｚ（χ）に分割さ
れて、それぞれＲＯＭテーブル１　＋、１　ｔに加えら
れる。ＲＯＭテーブル１１、１ｇにおいては、それぞれ
の入力に対し１次（ｆｆｉ＋１ビット）の生成多項式に
よって第６図に示すようにして割算が行われ、その結果
はＥＸ−ＯＲゲート４において排他的論理和の演算を行
われて、ｌビットからなる演算結果の出力を生じる。

さらに、（２）式の第１項、第２項にそれぞれ（１）式
を通用して、上位桁と下位桁に分割する手順を繰り返す
ことによって、対象とする弐Ｆ（χ）を任意の項数に分
割することができる。

また、次式に示すように、対象式の下位ｌビットを生成
多項式で割って余りを出しても、その割られる値と余り
の値との間には変化が生じない。

ただしここでＰ≦１ （３）式の性質を利用して、第６図に示された従来方式
を第４図に示すように改善することができる。

第４図は本発明の一般的な実現例を示す図である。対象
とする（α１　＋α２＋・・・＋α７＋α７゜１）ビッ
トのビット列Ｆ（χ）は、α、ビットの第１位ビット列
Ｆ、（χ）、α２ビットの第２位ビット列Ｆ、（χ）、
・・・、α７ビットの第０位ビット列Ｆ、１（χ）およ
びα、１（α７゜、≦１）ビットの第ｎ＋１位ビット列
Ｆ−＋（χ）に分割され、Ｆ＋（χ）、Ｆｚ（χ）、・
・・、Ｆ、（χ〉はそれぞれＲＯＭテーブル１□１．、
・−’＋Ｌに加えられる。ＲＯＭテーブル１□１□・・
ｒ　　ｌｌ’ｌにおいては、それぞれｌビットの生成多
項式で割算が行われ、その結果に対してＥＸ−ＯＲゲー
ト４５．・・・ｙ４ｎ−＋において順次排他的論理和の
演算が行われる。最後にＥＸ−ＯＲゲート４．１におい
て、ＥＸ−ＯＲゲート４７−１の演算結果と、α７．１
　ビットとの排他的論理和の演算が行われて、ｌビット
からなる演算結果の出力を発生する。

このような方法でＣＲＣ演算を行うことによって、第６
図について説明した第１の従来方式における問題点であ
る、ＲＯＭのメモリ空間の増大を抑制することができる
。また分割されたそれぞれの入力信号は、パラレル信号
として処理されるため、入力信号のビットレートが高速
になっても実現性があり、第７図について説明した第２
の従来方式における問題点である、高速のビットレート
に対する対応も容易である。

〔実施例〕

第５図（ａ）、（財）は本発明の一実施例を示す図であ
る。送受信される情報（ビット列）のうちの、２４ビッ
トのみについて８次の生成多項式でＣＲＣ演算を行う場
合を例示したものであり、（ａ）は送信側の構成を示し
、０））は受信側の構成を示している。

送信側においては、第５図（ａ）に示すように、２４ビ
ットの入力信号を上位桁１２ビットと下位桁１２ビット
とに分割して、それぞれＲＯＭテーブル１１，１！に加
える。ＲＯＭテーブルｈ、１□においては、人力信号を
並列処理して、それぞれ８ビットの生成多項式で割算を
行い、それぞれの結果によって、ＥＸ−ＯＲゲート４に
おいて排他的論理和の演算を行われて、８ビットからな
る演算結果の出力を生じる。

この場合ＲＯＭテーブルｈには、入力“ＸＸＸＸＸＸＸ
ＸＸＸＸＸ０ＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯ
’　（各Ｘは°Ｏ゛またはｌ″の値を持つ。そのため″
ＸＸＸＸＸＸＸＸＸＸＸＸ″は１２ビットの任意の２進
数となる）に対するＣＲＣ演算結果が格納されており、
ＲＯＭ　１　ｔには、入力”ＸＸＸＸＸＸＸＸＸＸＸＸ
０ＯＯＯＯＯＯＯ’　ＩＩ、：対するＣＲＣ演算結果が
格納されている。これによってＥＸ−ＯＲゲート４から
、８ビットからなる演算結果の出力を発生する。この演
算結果の出力は人力信号に付加されて、合計３２ビット
の信号として受信側に伝送される。

受信側では、第５図（１））に示すように、伝送された
３２ビットの入力信号を、上位桁１２ビットと下位桁１
２ビットおよび最下位桁８ビットとに分割し、上位桁１
２ビットおよび下位桁１２ビットを、それぞれＲＯＭテ
ーブル１１１４１１１に加える。

ＲＯＭテーブルＩｆｌ、１１２においては、それぞれ８
ビットの生成多項式で割算を行い、その結果である余り
はＥＸ−ＯＲゲート１４＋において排他的論理和の演算
を行われて、８ビットからなる演算結果の出力を生じる
。

この場合ＲＯＭテーブル１１．には、入力“ＸＸＸＸＸ
ＸＸＸＸＸＸＸ０ＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯＯ
ＯＯ”に対するＣＲＣ演算結果が格納されており、ＲＯ
Ｍテーブル１ｈには、人力’ＸＸＸＸＸＸＸＸＸＸＸＸ
０ＯＯＯＯＯＯＯ”　ニ対するＣＲＣ演算結果が格納さ
れている。

ＥＸ−ＯＲゲート１４．の出力は、入力の最下位桁８ビ
ットともにＥ；Ｘ−０Ｒゲートｌ’ｂに加えられて、排
他的論理和の演算を行われ、８ビットからなる演算結果
の出力を生じる。ＥＸ−ＯＲゲート１４□の演算結果の
出力が“ｏｏｏｏｏｏｏｏ”であれば、伝送路において
誤りが発生しなかったことが示される。

〔発明の効果〕

以上説明したように本発明によれば、入力データ列を分
割した各データ列に対応して、分割されたデータ列ごと
のＣＲＣ演算結果を格納するＲＯＭテーブルを設け、各
ＲＯＭテーブルの出力を排他的論理和演算して入力デー
タ列に対するＣＲＣ演算結果を求めるようにしたので、
ＣＲＣ演算結果を記憶するＲＯＭのメモリ空間を削減で
きるとともに、高速のビットレートに対しても容易に対
応できるようになる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図はＣＲＣ
演算の対象とするビット列を示す図、第３図は本発明の
基本的な実現例を示す図、第４図は本発明の一般的な実
現例を示す図、第５図（ａ）。 （ｂ）は本発明の一実施例を示す図、第６図はテーブル
によるＣ　ＲＣ（ｉ読み出し方式を示す図、第７図はシ
フトレジスタによるＣＲＣ演算方式を示す図である。 １１１　１　！、−−，１，１はＲＯＭテーブル、４，
４１４□。 ４゜はＥＸ−ＯＲゲートである。

Claims (1)

1. 【特許請求の範囲】 〔１〕入力ビット列を適当なビット数のビット列に分割
   し、これらの分割した各ビット列に対応して該ビット列
   を前記生成多項式によって割算した余りを格納するＲＯ
   Ｍテーブル（１＿１、１＿２、・・・・・、１＿ｎ）と
   、 前記分割された各ビット列に対する該ＲＯＭテーブル（
   １＿１、１＿２、・・・・・、１＿ｎ）の出力の排他的
   論理和をとるＥＸ−ＯＲゲート（４）とを備え、前記入
   力ビット列のＣＲＣ演算結果を該ＥＸ−ＯＲゲート（４
   ）の出力として得ることを特徴とするＣＲＣ演算方式。 〔２〕入力ビット列を適当なビット数のビット列に分割
   し、これらの分割した各ビット列の最下位のビット列の
   ビット数が生成多項式のビット数を超えないようにする
   とともに、最下位以外の分割された各ビット列に対応し
   て該ビット列を前記生成多項式によって割算した余りを
   格納するＲＯＭテーブル（１＿１、１＿２・・・・・、
   １＿ｎ）と、前記分割された各ビット列に対する該各Ｒ
   ＯＭテーブル（１＿１、１＿２、・・・・・、１＿ｎ）
   の出力と、前記生成多項式のビット数に達しないビット
   数のビット列との排他的論理和をとるＥＸ−ＯＲゲート
   （４）とを備え、 前記入力ビット列のＣＲＣ演算結果を該ＥＸ−ＯＲゲー
   ト（４）の出力として得ることを特徴とするＣＲＣ演算
   方式。