JPH04284541A - Ｃｒｃ符号の生成及び検査方法並びにその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタルデータの誤
り検出用符号として用いられるＣＲＣ（Ｃｙｃｌｉｃ　
　Ｒｅｄｕｎｄｏｎｃｙ　　Ｃｈｅｃｈ）符号の生成及
びその検査方法並びにそれを用いた回路に関する。

【０００２】

【従来の技術】デジタルデータの誤り検出用符号として
、ＣＲＣ符号が通信やデジタル記録の分野で広く用いら
れている。

【０００３】このＣＲＣ符号は、ｍビットの冗長ビット
を付加することで、ｍビット以下の全ての誤りを検出す
ることができ、比較的少ない冗長ビットを付加によって
高い誤り検出能力を持たせるものである。

【０００４】ＣＲＣ符号の検査原理は（ｎ−Ｋ）次の生
成多項式Ｇ（ｘ）を定めて、ｎビットのコードで与えら
れるＸの（ｎ−１）次の多項式Ｆ（ｘ）がＰ（ｘ）で割
り切れる様に構成しておき、コード多項式Ｆ（ｘ）が受
信または読取り時にＧ（ｘ）で割り切れるか否かを検査
するものである。

【０００５】こＣＲＣ符号は、巡回符号であるため、生
成多項式が決まれば簡単なシフトレジスタで構成できる
ため、従来はシフトレジスタと排他的論理和回路を用い
たハードウェアで構成されていた。

【０００６】しかしながら、上述した従来の方式におい
ては、シフトレジスタにシリアルにデータを入力する必
要があり、コンピュータ等のメモリにパラレルにストア
されたデータに対して、ＣＲＣ符号を付加したり、ＣＲ
Ｃ復号を行なう場合、パラレルに読み出したデータをシ
リアルに変換した後、シフトレジスタ、排他論理和回路
で構成したＣＲＣ演算回路に入力する必要があった。

【０００７】

【発明が解決しようとする課題】このため、上述した回
路構成では、ゲート数の増加、制御回路の複雑化、回路
動作速度の低加を招くという問題があった。この発明は
、斯る問題点を解消するためになされたものにして、パ
ラレルデータに対するＣＲＣ符号の生成、検査をゲート
数を少なくし、単純な制御回路で高速に行なうことがで
きる回路を実現することをその課題とする。

【０００８】

【課題を解決するための手段】この発明に係るＣＲＣ符
号の生成及び検査方法は、パラレルデータとして読み出
したデータ多項式を生成多項式でパラレル演算にて割算
を施して剰余を算出することにより、ＣＲＣ符号の生成
及び検査を行なうことを特徴とする。

【０００９】また、この発明の第２の発明は、ａバイト
からなるｉ番目のデータとして読み出したデータ多項式
を生成多項式でパラレル演算にて割算を施し剰余を算出
し、この剰余に所定の次数からａ×ｉ（ｉは１より大き
い整数）の次数を引き算したべき数を掛け算したものに
ａバイトからなるｉ＋１番目のデータとして読み出した
データ多項式を加算したものを生成多項式でパラレル演
算にて割算を施して新たな剰余を算出し、最後のａバイ
トまで上記新たな剰余を算出する演算を繰返して剰余を
算出することにより、ＣＲＣ符号の生成及び検査を行な
うことを特徴とする。

【００１０】また、この発明に係るＣＲＣ符号の生成及
び検査回路は、ａバイトからなるｉ番目のデータとして
読み出したデータ多項式を生成多項式でパラレル演算に
て割算を施し剰余を算出する回路、この剰余に所定の次
数からａ×ｉ（ｉは１より大きい整数）の次数を引き算
したべき数を掛け算したものにａバイトからなるｉ＋１
番目のデータとして読み出したデータ多項式を加算した
ものを生成多項式でパラレル演算にて割算を施して新た
な剰余を算出する回路を備え、パラレルデータとして読
み出したデータ多項式を生成多項式でパラレル演算にて
割算を施して剰余を算出する。

【００１１】

【作用】ＣＲＣ演算回路をパラレルに構成しているため
、パラレルデータをシリアルに変換する為のパラレルシ
リアル変換器が不要となる。また、パラレルのまま演算
できるので、従来のシリアル構成のものに比べて、大幅
に高速化できる。

【００１２】

【実施例】図１は、この発明に係るＣＲＣ符号の生成及
び検査回路の一実施例を示す回路図であり、この図１の
回路は生成多項式Ｇ（ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５＋１
の場合のパラレルＣＲＣ生成、検査を行なう。

【００１３】まず、基本的なＣＲＣの考え方を示す。 今Ｃ（ｘ），Ｒ（ｘ）を Ｃ（ｘ）：データ多項式（ｋビット） Ｒ（ｘ）：冗長ビット多項式（ｎ−ｋビット）とする時
、Ｃ（ｘ）にＲ（ｘ）を付加することでｎビットを符号
を構成する。

【００１４】Ｇ（ｘ），Ｃ（ｘ），Ｒ（ｘ）は　　　　
Ｘ１６Ｃ（ｘ）＋Ｒ（ｘ）＝Ｇ（ｘ）・Ｑ（ｘ）＝Ｆ（
ｘ）となる。

【００１５】ここでＦ（ｘ）はｎビットのコード多項式
、Ｑ（ｘ）はＸ１６Ｃ（ｘ）をＧ（ｘ）で割った時の商
で、Ｒ（ｘ）はその時の剰余となっている。つまり、Ｆ
（ｘ）を求めるには、Ｒ（ｘ）を求め、それをＣ（ｘ）
のうしろに付加すればよいことがわかる。復号時は、Ｆ
（ｘ）をＧ（ｘ）で割り算し、割り切れるかどうかで、
エラーの有無を判定する。これらの計算はすべてｍｏｄ
２によって行なう。

【００１６】次に、バイト単位のパラレル演算で、Ｘ１
６Ｃ（ｘ）をＧ（ｘ）で割り剰余を求める方法を示す。

【００１７】１バイトのデータＢ（ｘ）＝ａ７Ｘ７＋ａ
６Ｘ６＋ａ５Ｘ５＋ａ４Ｘ４＋ａ３Ｘ３＋ａ２Ｘ２＋ａ
１Ｘ＋１を考え、Ｘ１６Ｂ（ｘ）をＧ（ｘ）で割った時
の余りＲＢ（ｘ）は、次のようになる。

【００１８】ＲＢ（ｘ）＝（ａ３＋ａ７）Ｘ１５＋（ａ
２＋ａ６）Ｘ１４＋（ａ１＋ａ５）Ｘ１３＋（ａ０＋ａ
４＋ａ７）Ｘ１２＋ａ６Ｘ１１＋ａ５Ｘ１０＋ａ４Ｘ９
＋（ａ３＋ａ７）Ｘ８＋（ａ２＋ａ６＋ａ７）Ｘ７＋（
ａ１＋ａ５＋ａ６）Ｘ６＋（ａ０＋ａ４＋ａ５）Ｘ５＋
ａ４Ｘ４＋（ａ３＋ａ７）Ｘ３＋（ａ２＋ａ６）Ｘ２＋
（ａ１＋ａ５）Ｘ＋（ａ０＋ａ４）

【００１９】Ｃ（ｘ）をバイトを単位にみると、以下の
数１に示すようになる。

【００２０】

【数１】

【００２１】したがって、Ｘ１６Ｃ（ｘ）をＧ（ｘ）で
割った余りは次のようにして求めることができる。 （１）Ｘ１６Ｂ１（ｘ）をＧ（ｘ）で割って余りを求め
る。これは、ＲＢ（ｘ）を求めるのと同様であり、この
余りをＲ１（ｘ）とする。 （２）次にＲ１（ｘ）にＸ８をかけたものに、Ｘ１６Ｂ
２（ｘ）を加えたものに対して同様にＲ２（ｘ）を求め
る。 （３）上記（２）の算出をｍすなわちデータの最後のバ
イトまでくり返すと、Ｒ（ｘ）が得られる。

【００２２】同様に、復号はＦ（ｘ）をバイト単位でＧ
（ｘ）で割り算し、最後、剰余が０かどうかチェックす
ればよい。

【００２３】図１は、この計算を実際の回路にしたもの
である。

【００２４】１はメモリであり、このメモリに上述した
データＢ（ｘ）が１バイト単位で格納されている。 ２はアドレス発生器であり、上記メモリ１のアドレスを
発生し、３ステートバッファ１２にライトイネーブル（
ＲＥ）信号が与えられることにより、データバス上にＢ
１（ｘ）に相当するデータがパラレルで出力される。

【００２５】３はワード剰余生成回路であり、バイト単
位で入力されるデータをバイト単位で演算し、剰余ＲＢ
（ｘ）を求める。

【００２６】このワード剰余生成回路３で算出した剰余
は８ビットのフリップフロップ４、５に夫々パラレルデ
ータとして出力される。

【００２７】フリップフロップ４のＱ０〜Ｑ７出力はワ
ード剰余生成回路３のＥＸＯＲ回路３４−０〜３４−７
夫々の対応する一入力として与えられると共にノア回路
７に与えられる。

【００２８】フリップフロップ５のＱ８〜Ｑ１５出力は
ＥＸＯＲ回路群１０のＥＸＯＲ回路１０−８〜１０−１
５の夫々対応する１入力として与えられると共にノア回
路７に与えられる。尚、各ＥＸＯＲ回路は図に示すよう
にデータに対応している。

【００２９】ノア回路１６からの出力は、フリップフロ
ップ６のＤ端子に入力され、剰余が０の場合には、誤り
がないとしてＣＲＣＯＫ信号がアクティブになる。

【００３０】ＥＸＯＲ回路１０−８〜１０−１５の他入
力はメモリ１から読み出されたバイト単位のデータが与
えられる。

【００３１】このＥＸＯＲ回路１０−８の出力はＥＸＯ
Ｒ回路３１−１の一入力として、このＥＸＯＲ３１−１
の他入力はＥＸＯＲ回路１０−１２の出力が与えられる
。

【００３２】このＥＸＯＲ回路１０−１２の出力は更に
ＥＸＯＲ回路３４−１の一入力及びフリップフロップ４
のＤ４端子に入力される。

【００３３】フリップフロップ４のＤ０端子にはＥＸＯ
Ｒ回路３１−１の出力が与えられる。またＥＸＯＲ回路
３１−１の出力はＥＸＯＲ回路３３−５の１入力として
与えられる。

【００３４】ＥＸＯＲ回路１０−９の出力はＥＸＯＲ回
路３１−２の一入力として、このＥＸＯＲ３１−２の他
入力はＥＸＯＲ回路１０−１３の出力が与えられる。

【００３５】このＥＸＯＲ回路１０−１３の出力は更に
ＥＸＯＲ回路３４−２の一入力及びＥＸＯＲ回路３３−
５の他入力として与えられる。ＥＸＯＲ回路３３−５の
出力はフリップフロップ４のＤ５端子に入力される。

【００３６】ＥＸＯＲ回路１０−１０の出力はＥＸＯＲ
回路３１−３の一入力として、このＥＸＯＲ３１−３の
他入力はＥＸＯＲ回路１０−１４の出力が与えられる。 このＥＸＯＲ回路１０−１４の出力は更にＥＸＯＲ回路
３４−３の一入力とＥＸＯＲ回路３３−６の他入力とし
て与えられる。ＥＸＯＲ回路３３−６の出力はフリップ
フロップ４のＤ６端子に入力される。

【００３７】ＥＸＯＲ回路１０−１１の出力はＥＸＯＲ
回路３１−４の一入力として、このＥＸＯＲ３１−４の
他入力はＥＸＯＲ回路１０−１５の出力が与えられる。 このＥＸＯＲ回路１０−１５の出力は更にＥＸＯＲ回路
３２の一入力とＥＸＯＲ回路３３−７の他入力として与
えられる。ＥＸＯＲ回路３１−４の出力はＥＸＯＲ回路
３４−０に与えられる。ＥＸＯＲ回路３３−７の出力は
フリップフロップ４のＤ７端子に入力される。また、Ｅ
ＸＯＲ回路３２の他入力には、ＥＸＯＲ回路３１−２の
出力が与えられ、このＥＸＯＲ回路３２の出力がＥＸＯ
Ｒ回路３４−４の他入力に与えられる。

【００３８】フリップフロップ５のＱ８〜Ｑ１５出力は
３ステートバッファ９に夫々与えられ、このバッファ９
にメモリに書き込み用信号Ｇが与えられると、データバ
ス及び３ステートバッファ１１を経てメモリ１にバイト
単位でＣＲＣ符号が書き込まれる。

【００３９】次にこの回路の動作を説明する。

【００４０】まず、ＣＲＣ符号の生成について説明する
。

【００４１】ａ．信号ＣＬＲにより、８ビットのフリッ
プフロップ４，５及びフリップフロップ６をクリアする
。

【００４２】ｂ．アドレス発生器２により、Ｂ１（ｘ）
に相当するデータ（バイト）の格納されているメモリ１
のアドレスを発生し、信号ＲＥにより、そのデータをデ
ータバス上に入力する。

【００４３】ｃ．信号ＣＫ１により、フリップフロップ
４、５に剰余Ｒ１（ｘ）が得られる。

【００４４】ｄ．アドレス発生器２により次のデータの
アドレスを発生し、ＲＥにより、データバス上に入力す
る。

【００４５】ｅ．ＣＫ１により、フリップフロップ４、
５にＲ２（ｘ）が得られる。

【００４６】ｆ．上記ｄ，ｅの動作を最後のデータまで
くり返す。

【００４７】ｇ．アドレス発生器２は次のアドレスを発
生する。

【００４８】ｈ．信号Ｇにより、ゲートを開き、Ｒ（ｘ
）の上位バイトを出力し、メモリに書き込む。

【００４９】ｉ．Ｇをアクティブにしたまま、ＣＫ１に
よりＲ（ｘ）を８ビットシフトする。

【００５０】ｊ．上記ｇ，ｈの動作と同様の操作により
、Ｒ（ｘ）の下位バイトをメモリ１に書き込む。

【００５１】上記動作を行なってＣＲＣ符号の生成が終
了する。

【００５２】次に、ＣＲＣ検査について説明する。

【００５３】生成時と同様にして、Ｆ（ｘ）をバイト単
位で読み込み、フリップフロップ４、５に剰余を得る。

【００５４】Ｆ（ｘ）の最後のバイトを読み込み最終的
な剰余がフリップフロップ４、５に得られた後、信号Ｃ
Ｋ２により、剰余が０であったかどうかの信号をフリッ
プフロップ６に取り込む。

【００５５】剰余がゼロの場合は。信号ＣＲＣＯＫがア
クティブになる。

【００５６】上記動作を行なってＣＲＣ符号の検査が終
了する。

【００５７】図２は、生成多項式Ｇ（ｘ）＝（Ｘ１６＋
Ｘ１５＋Ｘ２＋１）（Ｘ１６＋Ｘ２＋Ｘ＋１）の場合の
ＣＲＣ生成検査回路を示す。ブロック図である。この図
２において、データはワード（１６ビット）単位でアク
セスされる。

【００５８】このメモリ１に上述したデータＢ（ｘ）が
１ワード単位で格納されている。アドレス発生器２は、
上記メモリのアドレスを発生し、データバス上にＢ１（
ｘ）に相当するデータがパラレルで出力される。ワード
剰余生成回路３、１２、ワード単位で入力されるデータ
をバイト単位で演算し、以下に示す剰余Ｒｗ（ｘ）を算
出。

【００５９】Ｒｗ（ｘ）＝（Ａ＋ａ１５）Ｘ３１＋ａ１
４Ｘ３０＋ａ１３Ｘ２９＋ａ１２Ｘ２８＋ａ１１Ｘ２７
＋ａ１０Ｘ２６＋ａ９Ｘ２５＋ａ８Ｘ２４＋ａ７Ｘ２３
＋ａ６Ｘ２２＋ａ５Ｘ２１＋ａ４Ｘ２０＋（ａ３＋ａ１
５）Ｘ１９＋（ａ２＋ａ１４）Ｘ１８＋（ａ１＋ａ１３
）Ｘ１７＋（ａ０＋ａ１２＋ａ１５）Ｘ１６＋（Ａ＋ａ
１１＋ａ１４）Ｘ１５＋（ａ１０＋ａ１３）Ｘ１４＋（
ａ９＋ａ１２）Ｘ１３＋（ａ８＋ａ１１）Ｘ１２＋（ａ
７＋ａ１０）Ｘ１１＋（ａ６＋ａ９）Ｘ１０＋（ａ５＋
ａ８）Ｘ９＋（ａ４＋ａ７）Ｘ８＋（ａ３＋ａ６）Ｘ７
＋（ａ２＋ａ５）Ｘ６＋（ａ１＋ａ４）Ｘ５＋（ａ０＋
ａ３）Ｘ４＋（Ａ＋ａ２）Ｘ３＋ａ１Ｘ２＋ａ０Ｘ＋Ａ

【００６０】ここでＡは数２で示す。

【００６１】

【数２】

【００６２】このワード剰余生成回路３で算出した剰余
は１６ビットのレジスタ４０、５０に夫々パラレルデー
タとして出力される。レジスタ４０のＱ出力は剰余生成
回路３から与えられるワード単位のデータとＥＸＯＲ回
路５６で排他的論理和がとられ、レジスタ５０のＤ入力
として与えられる。レジスタ４０のＱ出力とレジスタ５
０のＧ出力はノア回路７０に与えられる。

【００６３】ノア回路７０からの出力は、フリップフロ
ップ６０のＤ端子に入力され、剰余が０の場合にはＣＲ
ＣＯＫ信号がアクティブになる。

【００６４】また、レジスタ５０のＱ出力はＥＸＯＲ回
路５７でデータバスからのデータと排他的論理和がとら
れ、このＥＸＯＲ回路５７からの出力が剰余生成回路３
へ与えられる。

【００６５】また、レジスタ５０のＱ出力は３ステート
バッファ５５に与えられ、このバッファ５５にメモリに
書き込み用信号Ｇが与えられると、メモリにワード単位
でＣＲＣ符号が書き込まれる。

【００６６】

【発明の効果】以上説明したように、この発明によれば
、ＣＲＣ演算回路をパラレルに構成しているため、パラ
レルデータをシリアルに変換する為のパラレルシリアル
変換器が不要となる。また、パラレルのまま演算できる
ので、従来のシリアル構成のものに比べて、大幅に高速
化できる。また、パラレルデータを読み込むタイミング
と、ＣＲＣの演算を行なうタイミングが１対１の為、制
御回路が単純に構成できる。

【図面の簡単な説明】

【図１】　　この発明に係るＣＲＣ符号の生成及び検査
回路の一実施例を示す回路図である。

【図２】　　生成多項式Ｇ（ｘ）＝（Ｘ１６＋Ｘ１５＋
Ｘ２＋１）（Ｘ１６＋Ｘ２＋Ｘ＋１）の場合のこの発明
に係るＣＲＣ符号の生成及び検査回路の一実施例を示す
回路図である。

【符号の説明】

１　　メモリ ２　　アドレス発生器 ３　　剰余生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　パラレルデータとして読み出したデー
   タ多項式を生成多項式でパラレル演算にて割算を施して
   剰余を算出することにより、ＣＲＣ符号の生成及び検査
   を行なうことを特徴とするＣＲＣ符号の生成及び検査方
   法。
2. 【請求項２】　　ａバイトからなるｉ番目のデータとし
   て読み出したデータ多項式を生成多項式でパラレル演算
   にて割算を施し剰余を算出し、この剰余に所定の次数か
   らａ×ｉ（ｉは１より大きい整数）の次数を引き算した
   べき数を掛け算したものにａバイトからなるｉ＋１番目
   のデータとして読み出したデータ多項式を加算したもの
   を生成多項式でパラレル演算にて割算を施して新たな剰
   余を算出し、最後のａバイトまで上記新たな剰余を算出
   する演算を繰返して剰余を算出することにより、ＣＲＣ
   符号の生成及び検査を行なうことを特徴とするＣＲＣ符
   号の生成及び検査方法。
3. 【請求項３】　　ａバイトからなるｉ番目のデータとし
   て読み出したデータ多項式を生成多項式でパラレル演算
   にて割算を施し剰余を算出する回路、この剰余に所定の
   次数からａ×ｉ（ｉは１より大きい整数）の次数を引き
   算したべき数を掛け算したものにａバイトからなるｉ＋
   １番目のデータとして読み出したデータ多項式を加算し
   たものを生成多項式でパラレル演算にて割算を施して新
   たな剰余を算出する回路を備え、パラレルデータとして
   読み出したデータ多項式を生成多項式でパラレル演算に
   て割算を施して剰余を算出することにより、ＣＲＣ符号
   の生成及び検査回路。