JPH06311049A - Ｃｒｃ符号算出回路 - Google Patents
Ｃｒｃ符号算出回路Info
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- JPH06311049A JPH06311049A JP5093301A JP9330193A JPH06311049A JP H06311049 A JPH06311049 A JP H06311049A JP 5093301 A JP5093301 A JP 5093301A JP 9330193 A JP9330193 A JP 9330193A JP H06311049 A JPH06311049 A JP H06311049A
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- exclusive
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Abstract
(57)【要約】
【目的】 ＣＲＣ（巡回冗長性検査）符号を算出する生
成多項式を回路にて実現させる場合に、ＣＲＣ符号算出
の対象データを４ビット毎に処理を行えるようにし、少
ないデータ処理回数でＣＲＣ符号を算出できるようにす
る。 【構成】 ＣＲＣ符号算出の対象データを４ビット毎に
取込む対象データ取込回路１の出力と、ＣＲＣ符号出力
回路２のＸ１５〜Ｘ１２の出力とを第一の排他的論理回
路３へ入力する。更に第一の排他的論理回路３の出力と
ＣＲＣ符号出力回路２のＸ１１〜Ｘ８およびＸ４〜Ｘ１
の出力とをそれぞれ第二の排他的論理和回路４および第
三の排他的論理和回路５に入力する。この第二の排他的
論理和回路４および第三の排他的論理和回路５の出力を
ＣＲＣ符号出力回路２のＸ１５〜Ｘ１２およびＸ８〜Ｘ
５へ入力する。また、Ｘ７〜Ｘ６とＸ０の出力をＸ１１
〜Ｘ９およびＸ４へ入力する。データＤ３〜Ｄ０を対象
データ取込回路１へ入力しながら、この対象データ取込
回路１およびＣＲＣ符号出力回路２へＷＲ信号を入力
し、これを繰り返すことによりＣＲＣ符号を算出する。
成多項式を回路にて実現させる場合に、ＣＲＣ符号算出
の対象データを４ビット毎に処理を行えるようにし、少
ないデータ処理回数でＣＲＣ符号を算出できるようにす
る。 【構成】 ＣＲＣ符号算出の対象データを４ビット毎に
取込む対象データ取込回路１の出力と、ＣＲＣ符号出力
回路２のＸ１５〜Ｘ１２の出力とを第一の排他的論理回
路３へ入力する。更に第一の排他的論理回路３の出力と
ＣＲＣ符号出力回路２のＸ１１〜Ｘ８およびＸ４〜Ｘ１
の出力とをそれぞれ第二の排他的論理和回路４および第
三の排他的論理和回路５に入力する。この第二の排他的
論理和回路４および第三の排他的論理和回路５の出力を
ＣＲＣ符号出力回路２のＸ１５〜Ｘ１２およびＸ８〜Ｘ
５へ入力する。また、Ｘ７〜Ｘ６とＸ０の出力をＸ１１
〜Ｘ９およびＸ４へ入力する。データＤ３〜Ｄ０を対象
データ取込回路１へ入力しながら、この対象データ取込
回路１およびＣＲＣ符号出力回路２へＷＲ信号を入力
し、これを繰り返すことによりＣＲＣ符号を算出する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル・データが
通信あるいはデータ処理を経由して、誤りが生じたか否
かを検出する符号誤り検出に利用する。本発明は、ＣＲ
Ｃ符号（Cyclic Redundancy Check,巡回冗長性検査符
号）の算出に利用する。本発明はＣＣＩＴＴ（国際電信
電話諮問委員会）規格によるＣＲＣ符号算出の生成多項
式 Ｇ（ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ を演算する回路に関する。本発明は処理回数を小さくし
て短時間にＣＲＣ符号算出を実行するための回路に関す
る。
通信あるいはデータ処理を経由して、誤りが生じたか否
かを検出する符号誤り検出に利用する。本発明は、ＣＲ
Ｃ符号（Cyclic Redundancy Check,巡回冗長性検査符
号）の算出に利用する。本発明はＣＣＩＴＴ（国際電信
電話諮問委員会）規格によるＣＲＣ符号算出の生成多項
式 Ｇ（ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ を演算する回路に関する。本発明は処理回数を小さくし
て短時間にＣＲＣ符号算出を実行するための回路に関す
る。
【０００２】
【従来の技術】図３は従来のＣＲＣ符号生成の原理を説
明する図である。従来の回路は１６段のシフトレジスタ
Ｘ１５〜Ｘ０と排他的論理和回路から構成されている。
シフトレジスタＸ１５〜Ｘ０の初期値は“０”とし、Ｘ
１５〜Ｘ０にデータを１ビット入力したときのデータを
Ｙ１５〜Ｙ０としたとき、Ｙ０はＤ１５とＸ１５、更に
Ｘ１１との排他的論理和であり、Ｙ５はＤ１５とＸ１
５、更にＸ４との排他的論理和である。同様にＹ１２は
Ｄ１５とＸ１５、更にＸ１１との排他的論理和となり、
Ｙ１５〜Ｙ１３はＸ１４〜Ｘ１２、Ｙ１１〜Ｙ６はＸ１
０〜Ｘ５、Ｙ４〜Ｙ１はＸ３〜Ｘ０がそれぞれシフトし
たものとなる。このＹ１５〜Ｙ０が次段階のＸ１５〜Ｘ
０となり、これを入力データの数だけ行った最終のＸ１
５〜Ｘ０のデータがＣＲＣ符号となる。ここで入力デー
タを“Ｃ０ＦＣ”ＨＥＸ（ヘキサデシマル）として従来
方式でＣＲＣ符号を生成すると、図３に示す通り“３８
Ｃ７”ＨＥＸとなる。
明する図である。従来の回路は１６段のシフトレジスタ
Ｘ１５〜Ｘ０と排他的論理和回路から構成されている。
シフトレジスタＸ１５〜Ｘ０の初期値は“０”とし、Ｘ
１５〜Ｘ０にデータを１ビット入力したときのデータを
Ｙ１５〜Ｙ０としたとき、Ｙ０はＤ１５とＸ１５、更に
Ｘ１１との排他的論理和であり、Ｙ５はＤ１５とＸ１
５、更にＸ４との排他的論理和である。同様にＹ１２は
Ｄ１５とＸ１５、更にＸ１１との排他的論理和となり、
Ｙ１５〜Ｙ１３はＸ１４〜Ｘ１２、Ｙ１１〜Ｙ６はＸ１
０〜Ｘ５、Ｙ４〜Ｙ１はＸ３〜Ｘ０がそれぞれシフトし
たものとなる。このＹ１５〜Ｙ０が次段階のＸ１５〜Ｘ
０となり、これを入力データの数だけ行った最終のＸ１
５〜Ｘ０のデータがＣＲＣ符号となる。ここで入力デー
タを“Ｃ０ＦＣ”ＨＥＸ（ヘキサデシマル）として従来
方式でＣＲＣ符号を生成すると、図３に示す通り“３８
Ｃ７”ＨＥＸとなる。
【０００３】
【発明が解決しようとする課題】前述した従来の回路で
は、データを１ビット毎に入力するためデータの処理回
数が多くなり、したがって多くの処理時間を要する欠点
があった。
は、データを１ビット毎に入力するためデータの処理回
数が多くなり、したがって多くの処理時間を要する欠点
があった。
【０００４】本発明はこのような欠点を除去するもの
で、処理内容を簡略化することにより処理時間を大幅に
短縮することができるＣＲＣ符号算出回路を提供するこ
とを目的とする。
で、処理内容を簡略化することにより処理時間を大幅に
短縮することができるＣＲＣ符号算出回路を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、被演算データ
を４ビット毎に並列に入力する４個のＤ形フリップフロ
ップと、各出力がＣＲＣ符号出力に接続された１６個の
Ｄ形フリップフロップ（Ｘ０〜Ｘ１５）と、この１６個
のＤ形フリップフロップの上位４桁（Ｘ１２〜Ｘ１５）
の出力と前記４個のＤ形フリップフロップ（Ｄ０〜Ｄ
３）の出力との排他的論理和（Ｗ，Ｘ，Ｙ，Ｚ）を演算
する第一の排他的論理和回路と、前記１６個のＤ形フリ
ップフロップのつづく上位４桁（Ｘ８〜Ｘ１４）の出力
と前記第一の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）との排他的論理和（ａ，ｂ，ｃ，ｄ）を演算する第
二の排他的論理和回路と、前記１６個のＤ形フリップフ
ロップの最下位桁を除く下位４桁（Ｘ１〜Ｘ４）の出力
と前記第一の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）との排他的論理和（ｅ，ｆ，ｇ，ｈ）を演算する第
三の排他的論理和回路とを備え、前記１６個のＤ形フリ
ップフロップ（Ｘ０〜Ｘ１５）の入力には、下位から順
に、Ｘ０〜Ｘ３に前記第一の排他的論理和回路の出力
（Ｗ，Ｘ，Ｙ，Ｚ）が、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ
８に前記第三の排他的論理和回路の出力（ｈ，ｇ，ｆ，
ｅ）が、Ｘ９〜Ｘ１１にＸ５〜Ｘ７の出力が、Ｘ１２〜
Ｘ１５に前記第二の排他的論理和回路の出力（ａ，ｂ，
ｃ，ｄ）がそれぞれ接続されたことを特徴とする。
を４ビット毎に並列に入力する４個のＤ形フリップフロ
ップと、各出力がＣＲＣ符号出力に接続された１６個の
Ｄ形フリップフロップ（Ｘ０〜Ｘ１５）と、この１６個
のＤ形フリップフロップの上位４桁（Ｘ１２〜Ｘ１５）
の出力と前記４個のＤ形フリップフロップ（Ｄ０〜Ｄ
３）の出力との排他的論理和（Ｗ，Ｘ，Ｙ，Ｚ）を演算
する第一の排他的論理和回路と、前記１６個のＤ形フリ
ップフロップのつづく上位４桁（Ｘ８〜Ｘ１４）の出力
と前記第一の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）との排他的論理和（ａ，ｂ，ｃ，ｄ）を演算する第
二の排他的論理和回路と、前記１６個のＤ形フリップフ
ロップの最下位桁を除く下位４桁（Ｘ１〜Ｘ４）の出力
と前記第一の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）との排他的論理和（ｅ，ｆ，ｇ，ｈ）を演算する第
三の排他的論理和回路とを備え、前記１６個のＤ形フリ
ップフロップ（Ｘ０〜Ｘ１５）の入力には、下位から順
に、Ｘ０〜Ｘ３に前記第一の排他的論理和回路の出力
（Ｗ，Ｘ，Ｙ，Ｚ）が、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ
８に前記第三の排他的論理和回路の出力（ｈ，ｇ，ｆ，
ｅ）が、Ｘ９〜Ｘ１１にＸ５〜Ｘ７の出力が、Ｘ１２〜
Ｘ１５に前記第二の排他的論理和回路の出力（ａ，ｂ，
ｃ，ｄ）がそれぞれ接続されたことを特徴とする。
【０００６】
【作用】対象データ取込回路が被演算データを４ビット
毎に並列に入力し、第一の排他的論理和回路がＣＲＣ符
号出力回路のＣＲＣ符号出力に接続された１６個のＤ形
フリップフロップＸ０〜Ｘ１５の上位４桁Ｘ１２〜Ｘ１
５の出力と対象データ取込回路の４個のＤ形フリップフ
ロップの出力との排他的論理和Ｗ、Ｘ、Ｙ、Ｚを演算す
る。次いで、第二の排他的論理和回路が１６個のＤ形フ
リップフロップＸ０〜Ｘ１５のつづく上位４桁Ｘ８〜Ｘ
１４の出力と第一の排他的論理和回路の出力Ｗ、Ｘ、
Ｙ、Ｚとの排他的論理和ａ、ｂ、ｃ、ｄを演算するとと
もに、第三の排他的論理和回路が１６個のＤ形フリップ
フロップＸ０〜Ｘ１５の最下位を除く下位４桁Ｘ１〜Ｘ
４の出力と第一の排他的論理和ｅ、ｆ，ｇ、ｈを演算
し、１６個のＤ形フリップフロップＸ０〜Ｘ１５の入力
に、下位から順に、Ｘ０〜Ｘ３に第一の排他的論理和回
路の出力Ｗ、Ｘ、Ｙ、Ｚを、Ｘ４にＸ０の出力を、Ｘ５
〜Ｘ８に第三の排他的論理和回路の出力ｈ、ｇ、ｆ、ｅ
を、Ｘ９〜Ｘ１１にＸ５〜Ｘ７の出力を、Ｘ１２〜Ｘ１
５に第二の排他的論理和回路の出力ａ、ｂ、ｃ、ｄをそ
れぞれ接続する。
毎に並列に入力し、第一の排他的論理和回路がＣＲＣ符
号出力回路のＣＲＣ符号出力に接続された１６個のＤ形
フリップフロップＸ０〜Ｘ１５の上位４桁Ｘ１２〜Ｘ１
５の出力と対象データ取込回路の４個のＤ形フリップフ
ロップの出力との排他的論理和Ｗ、Ｘ、Ｙ、Ｚを演算す
る。次いで、第二の排他的論理和回路が１６個のＤ形フ
リップフロップＸ０〜Ｘ１５のつづく上位４桁Ｘ８〜Ｘ
１４の出力と第一の排他的論理和回路の出力Ｗ、Ｘ、
Ｙ、Ｚとの排他的論理和ａ、ｂ、ｃ、ｄを演算するとと
もに、第三の排他的論理和回路が１６個のＤ形フリップ
フロップＸ０〜Ｘ１５の最下位を除く下位４桁Ｘ１〜Ｘ
４の出力と第一の排他的論理和ｅ、ｆ，ｇ、ｈを演算
し、１６個のＤ形フリップフロップＸ０〜Ｘ１５の入力
に、下位から順に、Ｘ０〜Ｘ３に第一の排他的論理和回
路の出力Ｗ、Ｘ、Ｙ、Ｚを、Ｘ４にＸ０の出力を、Ｘ５
〜Ｘ８に第三の排他的論理和回路の出力ｈ、ｇ、ｆ、ｅ
を、Ｘ９〜Ｘ１１にＸ５〜Ｘ７の出力を、Ｘ１２〜Ｘ１
５に第二の排他的論理和回路の出力ａ、ｂ、ｃ、ｄをそ
れぞれ接続する。
【０００７】このように入力データを４ビット毎に処理
することにより、ＣＲＣ符号を生成するまでの処理を簡
略化して速度を高めることができ、さらに、この回路を
ソフトウェアで実現した場合にも、ＣＲＣの符号化およ
び複合化をプログラムにより高速に処理することができ
る。
することにより、ＣＲＣ符号を生成するまでの処理を簡
略化して速度を高めることができ、さらに、この回路を
ソフトウェアで実現した場合にも、ＣＲＣの符号化およ
び複合化をプログラムにより高速に処理することができ
る。
【０００８】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【０００９】本発明実施例は、被演算データを４ビット
毎に並列に入力する４個のＤ形フリップフロップＤ０〜
Ｄ３により構成された対象データ取込回路１と、各出力
がＣＲＣ符号出力に接続された１６個のＤ形フリップフ
ロップＸ０〜Ｘ１５により構成されたＣＲＣ符号出力回
路２と、この１６個のＤ形フリップフロップＸ０〜Ｘ１
５の上位４桁Ｘ１２〜Ｘ１５の出力と４個のＤ形フリッ
プフロップＤ０〜Ｄ３の出力との排他的論理和Ｗ，Ｘ，
Ｙ，Ｚを演算する第一の排他的論理和回路３と、１６個
のＤ形フリップフロップＸ０〜Ｘ１５のつづく上位４桁
Ｘ８〜Ｘ１４の出力と第一の排他的論理和回路３の出力
Ｗ，Ｘ，Ｙ，Ｚとの排他的論理和ａ，ｂ，ｃ，ｄを演算
する第二の排他的論理和回路４と、１６個のＤ形フリッ
プフロップＸ０〜Ｘ１５の最下位桁を除く下位４桁Ｘ１
〜Ｘ４の出力と第一の排他的論理和回路３の出力Ｗ，
Ｘ，Ｙ，Ｚとの排他的論理和ｅ，ｆ，ｇ，ｈを演算する
第三の排他的論理和回路５とを備え、前記１６個のＤ形
フリップフロップ（Ｘ０〜Ｘ１５）の入力には、下位か
ら順に、Ｘ０〜Ｘ３に第一の排他的論理和回路３の出力
Ｗ，Ｘ，Ｙ，Ｚが、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ８に
第三の排他的論理和回路５の出力ｈ，ｇ，ｆ，ｅが、Ｘ
９〜Ｘ１１にＸ５〜Ｘ７の出力が、Ｘ１２〜Ｘ１５に第
二の排他的論理和回路４の出力ａ，ｂ，ｃ，ｄがそれぞ
れ接続される。
毎に並列に入力する４個のＤ形フリップフロップＤ０〜
Ｄ３により構成された対象データ取込回路１と、各出力
がＣＲＣ符号出力に接続された１６個のＤ形フリップフ
ロップＸ０〜Ｘ１５により構成されたＣＲＣ符号出力回
路２と、この１６個のＤ形フリップフロップＸ０〜Ｘ１
５の上位４桁Ｘ１２〜Ｘ１５の出力と４個のＤ形フリッ
プフロップＤ０〜Ｄ３の出力との排他的論理和Ｗ，Ｘ，
Ｙ，Ｚを演算する第一の排他的論理和回路３と、１６個
のＤ形フリップフロップＸ０〜Ｘ１５のつづく上位４桁
Ｘ８〜Ｘ１４の出力と第一の排他的論理和回路３の出力
Ｗ，Ｘ，Ｙ，Ｚとの排他的論理和ａ，ｂ，ｃ，ｄを演算
する第二の排他的論理和回路４と、１６個のＤ形フリッ
プフロップＸ０〜Ｘ１５の最下位桁を除く下位４桁Ｘ１
〜Ｘ４の出力と第一の排他的論理和回路３の出力Ｗ，
Ｘ，Ｙ，Ｚとの排他的論理和ｅ，ｆ，ｇ，ｈを演算する
第三の排他的論理和回路５とを備え、前記１６個のＤ形
フリップフロップ（Ｘ０〜Ｘ１５）の入力には、下位か
ら順に、Ｘ０〜Ｘ３に第一の排他的論理和回路３の出力
Ｗ，Ｘ，Ｙ，Ｚが、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ８に
第三の排他的論理和回路５の出力ｈ，ｇ，ｆ，ｅが、Ｘ
９〜Ｘ１１にＸ５〜Ｘ７の出力が、Ｘ１２〜Ｘ１５に第
二の排他的論理和回路４の出力ａ，ｂ，ｃ，ｄがそれぞ
れ接続される。
【００１０】本発明実施例の動作説明の前に図３に示す
４ビット目のデータを入力したときの各段の出力データ
に注目すると、Ｘ３〜Ｘ０はＤ１５〜Ｄ１２と初期値Ｘ
１５〜Ｘ１２との排他的論理和になっている。また、Ｘ
１５〜Ｘ１２はＤ１５〜Ｄ１２と初期値Ｘ１５〜Ｘ１
２、更に初期値Ｘ１１〜Ｘ８との排他的論理和であり、
Ｘ８〜Ｘ５はＤ１５〜Ｄ１２と初期値Ｘ１５〜Ｘ１２、
更に初期値Ｘ４〜Ｘ１との排他的論理和である。Ｘ１１
〜Ｘ９は初期値Ｘ７〜Ｘ５、Ｘ４は初期値Ｘ０がそれぞ
れシフトしたものである。
４ビット目のデータを入力したときの各段の出力データ
に注目すると、Ｘ３〜Ｘ０はＤ１５〜Ｄ１２と初期値Ｘ
１５〜Ｘ１２との排他的論理和になっている。また、Ｘ
１５〜Ｘ１２はＤ１５〜Ｄ１２と初期値Ｘ１５〜Ｘ１
２、更に初期値Ｘ１１〜Ｘ８との排他的論理和であり、
Ｘ８〜Ｘ５はＤ１５〜Ｄ１２と初期値Ｘ１５〜Ｘ１２、
更に初期値Ｘ４〜Ｘ１との排他的論理和である。Ｘ１１
〜Ｘ９は初期値Ｘ７〜Ｘ５、Ｘ４は初期値Ｘ０がそれぞ
れシフトしたものである。
【００１１】この規則性を利用することにより本発明実
施例は、図２に示す通り入力データを“Ｃ０ＦＣ”ＨＥ
Ｘ（ヘキサデシマル）としてＣＲＣ符号を生成すると
“３８Ｃ７”ＨＥＸとなり、従来方式と同様のＣＲＣ符
号を得ることができる。図１はこれを系統図化したもの
である。
施例は、図２に示す通り入力データを“Ｃ０ＦＣ”ＨＥ
Ｘ（ヘキサデシマル）としてＣＲＣ符号を生成すると
“３８Ｃ７”ＨＥＸとなり、従来方式と同様のＣＲＣ符
号を得ることができる。図１はこれを系統図化したもの
である。
【００１２】対象データ取込回路１は入力データを４ビ
ット毎に取込みＡ〜Ｄを出力する。ＣＲＣ符号出力回路
２の出力データの初期値をすべて“０”とし、第一の排
他的論理和回路３は対象データ取込回路１の出力Ａ〜Ｄ
とＣＲＣ符号出力回路２のＸ１５〜Ｘ１２の出力との排
他的論理和Ｗ〜Ｚを出力する。さらに、第二の排他的論
理和回路４においてＷ〜ＺとＣＲＣ符号出力回路２のＸ
１１〜Ｘ８を出力し、第三の排他的回路和回路５におい
てＷ〜ＺとＣＲＣ符号出力回路２のＸ４〜Ｘ１の出力と
の排他的論理和ａ〜ｄとｅ〜ｈを出力する。この出力ａ
〜ｄとｅ〜ｈとはそれぞれＣＲＣ符号出力回路２のＸ１
５〜Ｘ１２とＸ８〜Ｘ５との入力へ接続され、Ｗ〜Ｚは
ＣＲＣ符号出力回路２のＸ３〜Ｘ０の入力へ接続され
る。ＣＲＣ符号出力回路２のＸ７〜Ｘ５とＸ０の出力は
それぞれＣＲＣ符号出力回路２のＸ１１〜Ｘ９とＸ４と
の入力へ接続される。
ット毎に取込みＡ〜Ｄを出力する。ＣＲＣ符号出力回路
２の出力データの初期値をすべて“０”とし、第一の排
他的論理和回路３は対象データ取込回路１の出力Ａ〜Ｄ
とＣＲＣ符号出力回路２のＸ１５〜Ｘ１２の出力との排
他的論理和Ｗ〜Ｚを出力する。さらに、第二の排他的論
理和回路４においてＷ〜ＺとＣＲＣ符号出力回路２のＸ
１１〜Ｘ８を出力し、第三の排他的回路和回路５におい
てＷ〜ＺとＣＲＣ符号出力回路２のＸ４〜Ｘ１の出力と
の排他的論理和ａ〜ｄとｅ〜ｈを出力する。この出力ａ
〜ｄとｅ〜ｈとはそれぞれＣＲＣ符号出力回路２のＸ１
５〜Ｘ１２とＸ８〜Ｘ５との入力へ接続され、Ｗ〜Ｚは
ＣＲＣ符号出力回路２のＸ３〜Ｘ０の入力へ接続され
る。ＣＲＣ符号出力回路２のＸ７〜Ｘ５とＸ０の出力は
それぞれＣＲＣ符号出力回路２のＸ１１〜Ｘ９とＸ４と
の入力へ接続される。
【００１３】対象データ取込回路１に入力されるデータ
Ｄ３〜Ｄ０はＷＲ信号の立ち下りエッヂで対象データ取
込回路１へ取込まれて出力Ａ〜Ｄとなる。第一の排他的
論理和回路３、第二の排他的論理和回路４および第三の
排他的論理和回路５において得られたデータａ〜ｄ、ｅ
〜ｈおよびＷ〜ＺとＣＲＣ符号出力回路２のＸ７〜Ｘ
５、Ｘ０の出力はＷＲ信号の立ち上がりエッヂで取込ま
れてＸ１５〜Ｘ０となる。これを４ビット毎に入力デー
タの数の分だけ繰り返せばＣＲＣ符号ＣＲＣ［１５：
０］が得られる。
Ｄ３〜Ｄ０はＷＲ信号の立ち下りエッヂで対象データ取
込回路１へ取込まれて出力Ａ〜Ｄとなる。第一の排他的
論理和回路３、第二の排他的論理和回路４および第三の
排他的論理和回路５において得られたデータａ〜ｄ、ｅ
〜ｈおよびＷ〜ＺとＣＲＣ符号出力回路２のＸ７〜Ｘ
５、Ｘ０の出力はＷＲ信号の立ち上がりエッヂで取込ま
れてＸ１５〜Ｘ０となる。これを４ビット毎に入力デー
タの数の分だけ繰り返せばＣＲＣ符号ＣＲＣ［１５：
０］が得られる。
【００１４】また、ＣＲＣ符号化についても同様の考え
方で複数ビット毎に処理する回路を構成することにより
高速に処理することができる。
方で複数ビット毎に処理する回路を構成することにより
高速に処理することができる。
【００１５】
【発明の効果】以上説明したように本発明によれば、入
力データを４ビット毎に処理することにより、ＣＲＣ符
号を生成するまでの処理を簡略化することができ、従来
の１ビット毎の処理に比較して４倍以上の速度で処理を
行うことができ。さらに、ソフトウェアにおいても同様
にＣＲＣの符号化および複合化をプログラムにより高速
に処理することができる効果がある。
力データを４ビット毎に処理することにより、ＣＲＣ符
号を生成するまでの処理を簡略化することができ、従来
の１ビット毎の処理に比較して４倍以上の速度で処理を
行うことができ。さらに、ソフトウェアにおいても同様
にＣＲＣの符号化および複合化をプログラムにより高速
に処理することができる効果がある。
【図１】本発明実施例の構成を示す回路図。
【図２】本発明実施例における原理を説明する図。
【図３】従来例における原理を説明する図。
【符号の説明】 １ 対象データ取込回路 ２ ＣＲＣ符号出力回路 ３ 第一の排他的論理和回路 ４ 第二の排他的論理和回路 ５ 第三の排他的論理和回路
Claims (1)
- 【請求項１】 被演算データを４ビット毎に並列に入力
する４個のＤ形フリップフロップ（Ｄ０〜Ｄ３）と、 各出力がＣＲＣ符号出力に接続された１６個のＤ形フリ
ップフロップ（Ｘ０〜Ｘ１５）と、 この１６個のＤ形フリップフロップの上位４桁（Ｘ１２
〜Ｘ１５）の出力と前記４個のＤ形フリップフロップ
（Ｄ０〜Ｄ３）の出力との排他的論理和（Ｗ，Ｘ，Ｙ，
Ｚ）を演算する第一の排他的論理和回路と、 前記１６個のＤ形フリップフロップのつづく上位４桁
（Ｘ８〜Ｘ１４）の出力と前記第一の排他的論理和回路
の出力（Ｗ，Ｘ，Ｙ，Ｚ）との排他的論理和（ａ，ｂ，
ｃ，ｄ）を演算する第二の排他的論理和回路と、 前記１６個のＤ形フリップフロップの最下位桁を除く下
位４桁（Ｘ１〜Ｘ４）の出力と前記第一の排他的論理和
回路の出力（Ｗ，Ｘ，Ｙ，Ｚ）との排他的論理和（ｅ，
ｆ，ｇ，ｈ）を演算する第三の排他的論理和回路とを備
え、 前記１６個のＤ形フリップフロップ（Ｘ０〜Ｘ１５）の
入力には、下位から順に、 Ｘ０〜Ｘ３に前記第一の排他的論理和回路の出力（Ｗ，
Ｘ，Ｙ，Ｚ）が、 Ｘ４にＸ０の出力が、 Ｘ５〜Ｘ８に前記第三の排他的論理和回路の出力（ｈ，
ｇ，ｆ，ｅ）が、 Ｘ９〜Ｘ１１にＸ５〜Ｘ７の出力が、 Ｘ１２〜Ｘ１５に前記第二の排他的論理和回路の出力
（ａ，ｂ，ｃ，ｄ）がそれぞれ接続されたことを特徴と
するＣＲＣ符号算出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093301A JPH06311049A (ja) | 1993-04-20 | 1993-04-20 | Ｃｒｃ符号算出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093301A JPH06311049A (ja) | 1993-04-20 | 1993-04-20 | Ｃｒｃ符号算出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311049A true JPH06311049A (ja) | 1994-11-04 |
Family
ID=14078529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093301A Pending JPH06311049A (ja) | 1993-04-20 | 1993-04-20 | Ｃｒｃ符号算出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10771095B2 (en) | 2016-06-07 | 2020-09-08 | Mitsubishi Electric Corporation | Data processing device, data processing method, and computer readable medium |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626541A (ja) * | 1985-07-03 | 1987-01-13 | Mitsubishi Electric Corp | 除算装置 |
| JPH01265332A (ja) * | 1988-04-18 | 1989-10-23 | Fujitsu Ltd | Ｃｒｃ並列演算回路の行列式生成方法 |
| JPH0437222A (ja) * | 1990-06-01 | 1992-02-07 | Hitachi Ltd | Ｃｒｃ符号化・復号化回路 |
| JPH04284541A (ja) * | 1991-03-14 | 1992-10-09 | Ricoh Co Ltd | Ｃｒｃ符号の生成及び検査方法並びにその回路 |
-
1993
- 1993-04-20 JP JP5093301A patent/JPH06311049A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626541A (ja) * | 1985-07-03 | 1987-01-13 | Mitsubishi Electric Corp | 除算装置 |
| JPH01265332A (ja) * | 1988-04-18 | 1989-10-23 | Fujitsu Ltd | Ｃｒｃ並列演算回路の行列式生成方法 |
| JPH0437222A (ja) * | 1990-06-01 | 1992-02-07 | Hitachi Ltd | Ｃｒｃ符号化・復号化回路 |
| JPH04284541A (ja) * | 1991-03-14 | 1992-10-09 | Ricoh Co Ltd | Ｃｒｃ符号の生成及び検査方法並びにその回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10771095B2 (en) | 2016-06-07 | 2020-09-08 | Mitsubishi Electric Corporation | Data processing device, data processing method, and computer readable medium |
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