JP3206863B2 - コード変換方法及びコード変換器 - Google Patents
コード変換方法及びコード変換器Info
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Description
数との間で相互変換を行うコード変換方法とコード変換
器に関する。
を２進化１０進数（以下ＢＣＤと称する）に変換する場
合、例えば８ビットのＢＩＮが（００１１１００１）
で、「５７」のＢＣＤを得る場合、表１のようにＢＩＮ
の各ビットｉｎ（ｉ）毎にコード変換データ（ｂｃｃｏ
ｄｅと称する）を乗算して各ビットをＢＣＤのコードに
変換し、これら変換したコードを加算して所望の変換さ
れたＢＣＤ（０１０１０１１１）を得る方法が採用され
ている。
入力されたＢＩＮの各１ビットに対応してコード変換を
行うので入力のＢＩＮのビット数と同じ回数だけ加算を
繰り返さなければならなかった。また表１ではｉ＝１，
２のビットのときにも０を加算するという無駄な作業が
必要となる。
にはビット数が増加するのでオーバーフローが発生する
ことがある。このときにもオーバーフロー処置を行わな
いと途中でエラーが分かっても最後まで演算を行うとい
うことになりかねないという問題があった。本発明は上
記問題点に鑑みて為されたもので、請求項１及び請求項
２の発明の目的とするところは変換速度を早くすること
ができるコード変換方法及びコード変換器を提供するこ
とにある。
求項２の発明において、更に変換速度を早くすることが
できるコード変換器を提供することにある。請求項４の
発明の目的するところは、請求項２又は請求項３の発明
において、加算過程の速度をより早めることができるコ
ード変換器を提供することにある。請求項５の発明の目
的とするところは、請求項２又は請求項３又は４の発明
において、ＢＣＤからＢＩＮに変換する際に、オーバー
フローをした時点でエラー信号を出して無駄な演算を行
わないようにしたコード変換器を提供することにある。
に請求項１の発明では、２進化１０進数を２進数に若し
くは２進数を２進化１０進数に変換する際に、同じビッ
トが双方とも１とならないコード同士を組み合わせて被
変換進数の複数ビットをまとめ、このまとめた複数ビッ
トに対して夫々コード変換を行った後、これら変換され
たコードを加算することを特徴とする。
持する入力レジスタと、該入力レジスタに入力された被
変換進数が２進化１０進数であれば２進数のコードへ、
入力された被変換進数が２進数であれば２進化１０進数
のコードへ、同じビットが双方とも１とならないコード
同士を組み合わせることにより複数ビットずつまとめて
変換するコード生成器と、生成されたコードを加算する
加算器と、その加算結果を保持する出力レジスタとを備
えたことを特徴とする。
いて、入力レジスタに入力された被変換データの各ビッ
トの内０が立っているビットのコード変換を行わず次の
ビットへスキップさせるようにコード生成器に命令を出
す手段を付加したものである。請求項４の発明では、請
求項２又は３記載の発明において、コード生成器から出
力されるコードの加算を複数の加算器において並行加算
処理を行うものである。
４の発明において、２進数を２進化１０進数に変換する
際に、出力値が想定されるビット数を越える場合にエラ
ー信号を出力する手段を備えたものである。
進数に若しくは２進数を２進化１０進数に変換する際
に、被変換進数の複数ビットをまとめて夫々コード変換
を行った後、これら変換されたコードを加算するので、
１ビットづつの変換を行う場合に比べて変換速度を大幅
に早めることができる。
力保持する入力レジスタと、該入力レジスタに入力され
た被変換進数が２進化１０進数であれば２進数のコード
へ、入力された被変換進数が２進数であれば２進化１０
進数のコードへ複数ビットずつまとめて変換するコード
生成器と、生成されたコードを加算する加算器と、その
加算結果を保持する出力レジスタとを備えたので、簡単
なハードウェアにより変換速度を大幅に早めることがで
きる。 請求項３の
発明では、入力レジスタに入力された被変換データの各
ビットの内０が立っているビットのコード変換を行わず
次のビットへスキップさせるようにコード生成器に命令
を出す手段を付加したので、加算回数を減少させて一層
変換速度を早めることができる。
力されるコードの加算を複数の加算器において並行加算
処理を行うので、加算に要する時間を短縮することがで
きて、変換速度を早めることができる。請求項５の発明
では、請求項２又は３又は４の発明において、２進数を
２進化１０進数に変換する際に、出力値が想定されるビ
ット数を越える場合にエラー信号を出力する手段を備え
たので、処理の途中でも強制的に処理を終わらせること
が可能となり、無駄な演算を行う必要がなくなる。
する。まず請求項１の発明のコード変換方法の原理につ
いて説明する。上記表１で示した従来方法によれば、入
力の各ビット毎に一つのコード（ＢＣＤコード）を割り
当ていたが、同じビットが同じ値をとらないコード同士
を組み合わせれば複数の入力ビットを一つのコードにま
とめることができることになることが分かる。
るならば、同じビットが双方とも１をとならない、ｉ＝
（１，２）、（３，４）、（０，５）を組み合わせるこ
とにより２ビットを一つのコードで表せることが可能と
なり、この場合加算の回数は従来例では６回必要だった
加算の回数が１／２の３回となって変換の速度が著しく
早くなる。表２は上記の方法に基づいて２ビットの入力
ｉｎ（ｉ）を一つのコードにまとめる際の組み合わせを
示している。
のコード生成器１を示しており、このコード生成器１は
例えば被変換進数である入力ｉｎ（０）乃至入力（５）
を入力レジスタ１０を通じて取り込み、カウンタ１１の
出力により設定されるステップに応じて表２に示す組み
合わせのビットの値をそのまま取り出してコードの所定
ビットに組み込むのである。
３ビット目に夫々入力のｉｎ（１）、ｉｎ（２）の値が
入れられた８ビットのコードｃｏｄｅ1 が生成され、ス
テップ２では下位２ビット目、３ビット目及び５ビット
目に入力のｉｎ（４）の値が、また下位４ビット目に入
力のｉｎ（３）の値が入れられた８ビットのコードｃｏ
ｄｅ2 が生成され、ステップ３では下位１ビット目に、
入力のｉｎ（０）の値が、また下位２ビット目、５ビッ
ト目及び６ビット目に入力のｉｎ（４）の値が入れられ
た８ビットのコードコードｃｏｄｅ3 が生成される。
り最終的に変換された所望の進数が得られることにな
る。このコード生成を上述した８ビットのＢＩＮをＢＣ
Ｄに変換する場合に当てはめると、まずステップ１では
００００００００のＢＣＤコードが、またステップ２で
は０００１０１１０のＢＣＤコードが、またステップ３
では００１１００１１のＢＣＤコードが生成され、これ
らのＢＣＤコードを加算すれば最終的なＢＣＤコード０
１０１０１１１が得られることになる。
器１からなるコード変換器の実施例を次に説明する。
の実施例は入力レジスタから入力ＩＮとして被変換進数
をコード生成器１に取り込み上述のようにコード変換
し、各ステップで変換されたコードを、例えばＢＣＤ−
ＢＩＮ変換の場合であれば、その変換されたコードBINC
ODE を２進数の加算器２1 で加算し、またＢＩＮ−ＢＣ
Ｄ変換の場合であれば、その変換されたコードBCDCODE
を２進化１０進数の加算器２2 で加算し、加算結果BINA
DD或いはBCDADDを出力レジスタ３にてラッチし、最終的
に変換されたＢＣＤ或いはＢＩＮを出力ＯＵＴとして得
るようになっている。尚出力レジスタ３に入力する信号
ＳBCD 、ＳBIN は出力レジスタ３にラッチするコードが
ＢＣＤなのかＢＩＮなのかを指示する信号である。
示しており、入力レジスタからコード生成器１へ入る入
力ＩＮを操作し０が立っているビットがあると、コード
生成器１に対してそのビットをコード化せず、次のビッ
トへスキップするように命令するスキップ回路４を備え
ている。従ってこのスキップ回路４により本実施例では
０スキップが行われ、コード加算の回数を減少させるこ
とができることになる。
あって、本実施例ではコード生成器１が出力するコード
を順次加算するのではなく、複数の加算器２11…、２21
…、２31…を用いて、並行に加算処理を行うようことが
できるようにしたものである。つまり表２のような数少
ないステップの場合では特に問題がないが、ステップ数
が４以上のような場合には、順次加算すると加算時間が
増加するという問題があるから、本実施例では例えばス
テップ１のコードとステップ２のコードの加算を加算器
２11で行い、この加算中に得られたステップ３のコード
とステップ４のコードの加算を加算器２12で行い、ステ
ップ５のコードとステップ６のコードの加算を加算器２
13で行うというようにて加算処理を並行させ、変換速度
の高速化を図っている。尚図４においては出力レジスタ
３を省略してあるが、最終的に加算して得られたコード
は上記実施例と同様に出力レジスタにラッチする。
あって、本実施例では、ＢＮＩーＢＣＤ変換におけるＢ
ＣＤのオーバーフローに対する対策を施したものであ
る。つまり本実施例では、出力レジスタ３がラッチして
いるデータの最上位４ビットが”１００１”を越えたと
きに、それを検出してエラー信号BCDERRを出すエラー検
出回路５を設けてある。
DERRが出力されると全回路を停止させるようにすること
が可能となり、無駄な演算を行うことが無くなって高速
化が図れるのである。尚上記図３のスキップ回路４、図
６のエラー検出回路５、複数の加算器による並行処理の
構成を任意に組み合わせて変換器を実現しても勿論よ
く、図２乃至図６の実施例の構成には特に限定されるも
のではない。ステップ数も表２には特に限定されるもの
では無い。
進数に若しくは２進数を２進化１０進数に変換する際
に、同じビットが双方とも１とならないコード同士を組
み合わせて被変換進数の複数ビットをまとめ、このまと
めた複数ビットに対して夫々コード変換を行った後、こ
れら変換されたコードを加算するので、１ビットづつの
変換を行う場合に比べて変換速度を大幅に早めることが
できるという効果がある。
する入力レジスタと、該入力レジスタに入力された被変
換進数が２進化１０進数であれば２進数のコードへ、入
力された被変換進数が２進数であれば２進化１０進数の
コードへ、同じビットが双方とも１とならないコード同
士を組み合わせることにより複数ビットずつまとめて変
換するコード生成器と、生成されたコードを加算する加
算器と、その加算結果を保持する出力レジスタとを備え
たので、簡単なハードウェアにより変換速度を大幅に早
めることができるという効果がある。
れた被変換データの各ビットの内０が立っているビット
のコード変換を行わず次のビットへスキップさせるよう
にコード生成器に命令を出す手段を付加したので、加算
回数を減少させて一層変換速度を早めることができると
いう効果がある。請求項４の発明は、コード生成器から
出力されるコードの加算を複数の加算器において並行加
算処理を行うので、加算に要する時間を短縮することが
できて、変換速度を早めることができる。
の発明において、２進数を２進化１０進数に変換する際
に、出力値が想定されるビット数を越える場合にエラー
信号を出力する手段を備えたので、処理の途中でも強制
的に処理を停止させることが可能となり、無駄な演算を
行う必要がなくすことにより変換速度の高速化がより図
れるという効果がある。
の一例を示す構成図である。
Claims (5)
- 【請求項１】２進化１０進数を２進数に若しくは２進数
を２進化１０進数に変換する際に、同じビットが双方と
も１とならないコード同士を組み合わせて被変換進数の
複数ビットをまとめ、このまとめた複数ビットに対して
夫々コード変換を行った後、これら変換されたコードを
加算することを特徴とするコード変換方法。 - 【請求項２】被変換進数を入力保持する入力レジスタ
と、該入力レジスタに入力された被変換進数が２進化１
０進数であれば２進数のコードへ、入力された被変換進
数が２進数であれば２進化１０進数のコードへ、同じビ
ットが双方とも１とならないコード同士を組み合わせる
ことにより複数ビットずつまとめて変換するコード生成
器と、生成されたコードを加算する加算器と、その加算
結果を保持する出力レジスタとを備えたことを特徴とす
るコード変換器。 - 【請求項３】入力レジスタに入力された被変換データの
各ビットの内０が立っているビットのコード変換を行わ
ず次のビットへスキップさせるようにコード生成器に命
令を出す手段を付加したことを特徴とする請求項２記載
のコード変換器。 - 【請求項４】コード生成器から出力されるコードの加算
を複数の加算器において並行加算処理を行うことを特徴
とする請求項２又は３記載のコード変換器。 - 【請求項５】２進数を２進化１０進数に変換する際に、
出力値が想定されるビット数を越える場合にエラー信号
を出力する手段を備えたことを特徴とする請求項２又は
３又は４記載のコード変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31224194A JP3206863B2 (ja) | 1994-12-15 | 1994-12-15 | コード変換方法及びコード変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31224194A JP3206863B2 (ja) | 1994-12-15 | 1994-12-15 | コード変換方法及びコード変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167849A JPH08167849A (ja) | 1996-06-25 |
| JP3206863B2 true JP3206863B2 (ja) | 2001-09-10 |
Family
ID=18026872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31224194A Expired - Fee Related JP3206863B2 (ja) | 1994-12-15 | 1994-12-15 | コード変換方法及びコード変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206863B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101920190B1 (ko) | 2016-11-22 | 2019-02-08 | 한국인터넷진흥원 | 임의의 ip 생성 방법 및 그 장치 |
-
1994
- 1994-12-15 JP JP31224194A patent/JP3206863B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「Ｔｈｅ Ａｒｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ ４ 準数値算法／算術演算」Ｄ．Ｅ．Ｋｎｕｔｈ原著、中川訳、１９８６．８．２５、サイエンス社発行ｐｐ１３７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167849A (ja) | 1996-06-25 |
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