JPS59168543A - ２進−１０進変換回路 - Google Patents
２進−１０進変換回路Info
- Publication number
- JPS59168543A JPS59168543A JP58042388A JP4238883A JPS59168543A JP S59168543 A JPS59168543 A JP S59168543A JP 58042388 A JP58042388 A JP 58042388A JP 4238883 A JP4238883 A JP 4238883A JP S59168543 A JPS59168543 A JP S59168543A
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- JP
- Japan
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- decimal
- output
- binary
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
- H03M7/08—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two the radix being ten, i.e. pure decimal code
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
この発明は、簡単な構成て高】」：処Ｐ口ができる２迅
−１０進変換回路についてのものである。
−１０進変換回路についてのものである。
（ｂ） 従来技術
旧弊機内部などでは２進−１０進変換回路が必要であり
、種々の変換回路が開発されている。このような場合に
使用される変換回路の一例として、特開昭５５−１１９
７３９号公報があるが、その構成を第１図に示す。第１
図は２進数ｎ ＝ ｂ、・２十ｔ）ｎ−１・２ ＋
・・＋ｂＩ１１２ ＋ｂｏを、１３ ＝（（（（ｂ ｎ
Ｘ ２ ＋ｂ ｒ、−＋）Ｘ ２ ＋ ｂ ｎ−２）Ｘ
２ ・・・・）Ｘ ２ ＋ｂ＋）Ｘ ２ ＋ｂ 。
、種々の変換回路が開発されている。このような場合に
使用される変換回路の一例として、特開昭５５−１１９
７３９号公報があるが、その構成を第１図に示す。第１
図は２進数ｎ ＝ ｂ、・２十ｔ）ｎ−１・２ ＋
・・＋ｂＩ１１２ ＋ｂｏを、１３ ＝（（（（ｂ ｎ
Ｘ ２ ＋ｂ ｒ、−＋）Ｘ ２ ＋ ｂ ｎ−２）Ｘ
２ ・・・・）Ｘ ２ ＋ｂ＋）Ｘ ２ ＋ｂ 。
・・・・・・・・・・・・・（１１
とし、式（１１に従って２進数を２進化１０進数に変換
するものである。
するものである。
第１図の１１は２進加剪をすることができる２人力のＡ
ＬＵ、１２はＩＯ進補正器、１３と１４はレジスタ、１
５と１６はシックである。
ＬＵ、１２はＩＯ進補正器、１３と１４はレジスタ、１
５と１６はシックである。
ΔＬｕ１１は入力Δ０に加えられた数値と入力Ａ１に加
えられた数値を２進加算し、その和を出ツノＡ２から出
力する。１０進補正器１２は入力された数値の各１０進
桁に対して１０進捕正をするものである。
えられた数値を２進加算し、その和を出ツノＡ２から出
力する。１０進補正器１２は入力された数値の各１０進
桁に対して１０進捕正をするものである。
（Ｃ） 従来技術の問題点
第１図の２進−１０ｉｉ！：変換回路は、２人力の１０
進加算器、２個のレジスタ、２個のシックおよび１０進
補正器とで式（１）の演算をするものであるが、構成か
複雑になるという問題がある。
進加算器、２個のレジスタ、２個のシックおよび１０進
補正器とで式（１）の演算をするものであるが、構成か
複雑になるという問題がある。
（ｄ） 発明の目的
この発明は、シフトレジスタ、一時記憶レジスタおよび
１０進加算器たけで式（１）の演算ができるように構成
し、簡単な構成で高速処理ができる２進−１０進変換回
路を提供するものである。
１０進加算器たけで式（１）の演算ができるように構成
し、簡単な構成で高速処理ができる２進−１０進変換回
路を提供するものである。
（Ｇ） 発明の実施例
まず、この発明による実施例の構成図を第２図に示す。
第２図の２進−１０進変換回路は、ンフトレジスク１１
一時記憶しジスク２および１０進加算器３で構成され、
制御器４の制御信号で制御される。
一時記憶しジスク２および１０進加算器３で構成され、
制御器４の制御信号で制御される。
第１図では、２進入力をシフトレジスタ１の端子１１に
ロードする。シフトレジスタ１には、パラレル−ロード
付きシフトレジスタを使用すれば、処理速度を向」二す
ることができる。
ロードする。シフトレジスタ１には、パラレル−ロード
付きシフトレジスタを使用すれば、処理速度を向」二す
ることができる。
制御器４の端子４１からは人力ラノチ信号がシフトレジ
スタ１の端子１２に加えられ、端子４２からはシフト信
号がシフトレジスタ１の端子１３に加えられる。また、
制御器４の端子４３からはクリヤ信号が一時記↑αレジ
スタ２の端子２２に加えられる。
スタ１の端子１２に加えられ、端子４２からはシフト信
号がシフトレジスタ１の端子１３に加えられる。また、
制御器４の端子４３からはクリヤ信号が一時記↑αレジ
スタ２の端子２２に加えられる。
シフトレジスタ１の最上位ビットは１０進加算器３のキ
ャリｍ−イノ端子３１に接続され、一時記憶レジスタ２
の出力２１は１０ｉｆｉ加算器３の２つの入力端子３２
・３３に並列に接続される。また、１０進加算器３の出
力３４は一時記憶レジスタ２の入力端子２３に接続され
る。
ャリｍ−イノ端子３１に接続され、一時記憶レジスタ２
の出力２１は１０ｉｆｉ加算器３の２つの入力端子３２
・３３に並列に接続される。また、１０進加算器３の出
力３４は一時記憶レジスタ２の入力端子２３に接続され
る。
次に、第２図の動作を説明する。
制御器４の指令で変換しようとする２進入力をシフトレ
ジスタ１にロードするとともに、一時記憶レジスタ２を
リセットする。
ジスタ１にロードするとともに、一時記憶レジスタ２を
リセットする。
１０進加算器３の出ツノ３４からは、一時記憶レジスタ
２の内容を２倍した値と、シフトレジスタ１の現在の最
上位のビットを加算した値が出てくる。したかって、１
０進加算器３の最初の出ツノＤｏは、次の式（２）で表
わされる。
２の内容を２倍した値と、シフトレジスタ１の現在の最
上位のビットを加算した値が出てくる。したかって、１
０進加算器３の最初の出ツノＤｏは、次の式（２）で表
わされる。
Ｄｏ＝Ｏｘ２＋ｂｎ＝ｂ、・・曲・・・・・・・・・・
・曲・・・・・Ｃ］ここに、ｂｏはシフトレジスタ１の
最」三位ビットの値である。
・曲・・・・・Ｃ］ここに、ｂｏはシフトレジスタ１の
最」三位ビットの値である。
次に、制御器４の指令に従い、出力Ｄ。を一時８己ｆα
レジスタ２にロードするとともに、シフトレジスタ１を
最下位ビットＬ Ｓ Ｒから最上位ビットＭＳＩ’ｌに
向って１ビツトだけシフトする。その結果、１０堆加算
器３の次の出力Ｄ＋は次の式（３）で表わされる。
レジスタ２にロードするとともに、シフトレジスタ１を
最下位ビットＬ Ｓ Ｒから最上位ビットＭＳＩ’ｌに
向って１ビツトだけシフトする。その結果、１０堆加算
器３の次の出力Ｄ＋は次の式（３）で表わされる。
Ｄ Ｉ” Ｄｏ Ｘ２ ＋ ｂｎ−＋ ＝ ｂｎＸ２
＋ｂｎ−＋・−−−・・−−（３１ここに、ｂ、−Ｉは
シフトレジスタ１のす、の１つＦ［のビットの値である
。
＋ｂｎ−＋・−−−・・−−（３１ここに、ｂ、−Ｉは
シフトレジスタ１のす、の１つＦ［のビットの値である
。
これ１らの動作を２進入力のビット数ｎたけ繰り返すと
、１ｏ進加算器３のｎ番目の出力Ｄ。は次の式（４）の
ようになる。
、１ｏ進加算器３のｎ番目の出力Ｄ。は次の式（４）の
ようになる。
Ｄｎ ＝（（（（ｂ ｏＸ ２ ＋ ｂ ｎ−＋ ）
Ｘ ２ ＋ｂ ｎ−２） Ｘ ２ ・・・） ×２＋
ｂ＋） Ｘ２＋ｂｏ・・・・・・・・ ・・・・・・・
・・（４）次に、第１ヌ１の動作を具体的な数ｍ例をも
とに説明する。
Ｘ ２ ＋ｂ ｎ−２） Ｘ ２ ・・・） ×２＋
ｂ＋） Ｘ２＋ｂｏ・・・・・・・・ ・・・・・・・
・・（４）次に、第１ヌ１の動作を具体的な数ｍ例をも
とに説明する。
いま、２進入力として、Ｂ ＝ ｒ ｌ０ＩＩＯＩＪを
シフトレジスタ１にロードした場合を考えてみる。
シフトレジスタ１にロードした場合を考えてみる。
一時ｔ２憶レジスタ２は「０」にクリヤされているので
、１０Ｉｉ！：加算器３の出力は式（２）からＤｏ＝ｒ
ＩＪになる。
、１０Ｉｉ！：加算器３の出力は式（２）からＤｏ＝ｒ
ＩＪになる。
次に、Ｄｏ二ｒｌＪを一時記憶レジスタ２にロードし、
シフトレジスタ１をシフトする。これにより、シフトレ
ジスタ１のこのときの最上位ビット「０」を１０進加算
器３のキャリー拳イン端子３１に入力する。
シフトレジスタ１をシフトする。これにより、シフトレ
ジスタ１のこのときの最上位ビット「０」を１０進加算
器３のキャリー拳イン端子３１に入力する。
このときの１０進加算器３０出力Ｄ＋は、式（３）％式
％ ２丁、同じ動作を繰り返すことにより、１０進加算器３
の出力Ｄ２〜Ｄ６は式（５）〜式（８）になる。
％ ２丁、同じ動作を繰り返すことにより、１０進加算器３
の出力Ｄ２〜Ｄ６は式（５）〜式（８）になる。
Ｄ２ ＝ＤＩＸ２＋１＝（ｌＸ２＋０）Ｘ２＋１・・曲
・・ ・・・・・・・（５）Ｄ３ ＝Ｄ２Ｘ２＋１＝（
（ｌＸ２十〇）Ｘ２＋１）Ｘ２＋１・・・・・値６）Ｄ
４．＝Ｄ３Ｘ２＋０＝（（（ｌＸ２十〇）Ｘ２＋１）Ｘ
２＋１）Ｘ２＋０・・・・・・・・・・・・・・・・・
・曲・・・・・・・・・・・・・・（７）ＤＢ ＝Ｄ４
Ｘ２＋１＝（（（（ｌＸ２十〇）Ｘ２＋１）Ｘ２＋Ｊ）
Ｘ２＋０）Ｘ２＋１ ＝ＩＸ２ ＋ＯＸ２ ＋ＩＸ２ ＋ｌＸ２ ＋
ＯＸ２＋ＩＸ２ ＝４５・・・・・・・・・・・・・
・・・・・・・ ・・・・・・・・・・・・ ・・・・
・・・・・・・（８）（ｆ） 発明の効果 この発明によれば、式（１１を１０進全加算たけで演算
するので、従来回路に比べて、構成が簡単になり、その
分たけ高速処理をすることができる。
・・ ・・・・・・・（５）Ｄ３ ＝Ｄ２Ｘ２＋１＝（
（ｌＸ２十〇）Ｘ２＋１）Ｘ２＋１・・・・・値６）Ｄ
４．＝Ｄ３Ｘ２＋０＝（（（ｌＸ２十〇）Ｘ２＋１）Ｘ
２＋１）Ｘ２＋０・・・・・・・・・・・・・・・・・
・曲・・・・・・・・・・・・・・（７）ＤＢ ＝Ｄ４
Ｘ２＋１＝（（（（ｌＸ２十〇）Ｘ２＋１）Ｘ２＋Ｊ）
Ｘ２＋０）Ｘ２＋１ ＝ＩＸ２ ＋ＯＸ２ ＋ＩＸ２ ＋ｌＸ２ ＋
ＯＸ２＋ＩＸ２ ＝４５・・・・・・・・・・・・・
・・・・・・・ ・・・・・・・・・・・・ ・・・・
・・・・・・・（８）（ｆ） 発明の効果 この発明によれば、式（１１を１０進全加算たけで演算
するので、従来回路に比べて、構成が簡単になり、その
分たけ高速処理をすることができる。
例えば、２８ビ）ｌ）の２進入力を１０進出力に変換す
る場合、従来回路では約１５０μｓ要していたが、この
発明による実施例回路では６０μｓ程度で変換すること
かできる。
る場合、従来回路では約１５０μｓ要していたが、この
発明による実施例回路では６０μｓ程度で変換すること
かできる。
第１図は従来回路の構成図、
第２図はこの発明による実施例の構成図。
１・・・・・シフトレジスタ、２・・一時３己憧レジス
タ、３・・・１０進加算器、４・・制御器、１１・ＡＬ
Ｕｌ １２・・・１０進補正器、１３・・・レジスタ、
１４・・・・レジスタ、１５・・ ・シフタ、１６・・
・シフタ。 代理人 弁理士 小 俣 欽 司
タ、３・・・１０進加算器、４・・制御器、１１・ＡＬ
Ｕｌ １２・・・１０進補正器、１３・・・レジスタ、
１４・・・・レジスタ、１５・・ ・シフタ、１６・・
・シフタ。 代理人 弁理士 小 俣 欽 司
Claims (1)
- 【特許請求の範囲】 １ シフトレジスタ（＋１と、−特配ｆ８レジスタ（２
）と、１０ＸｊＬ加算器（３）とを備え、２進入力をシ
フトレジスタ（１）にロードし、シフトレジスタ（１）
の最上位ビットをｌＯ進加算器（３）のキャリー・イ／
端子に接続し、一時Ｊ己ｔαンジスタ（２）の出力を１
０進加算器（３）の２入力端子に並列に接続し、１０進
加算器（３）の出力を一時記憶しシスタ（２）の入力に
接続し、 １０進加算器（３）の加算出力を一時記憶レジスタ（２
）に戻しシフルシスク（１）を１ビツトずつ７フトする
ことを２ｉｉ！ｉ入力の桁数の分たけ繰り返すことによ
り、１０迅加算器（３）の出力から２進−１０進変換出
力を取り出すことを特徴とする２進−１０進変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042388A JPS59168543A (ja) | 1983-03-16 | 1983-03-16 | ２進−１０進変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042388A JPS59168543A (ja) | 1983-03-16 | 1983-03-16 | ２進−１０進変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168543A true JPS59168543A (ja) | 1984-09-22 |
Family
ID=12634683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042388A Pending JPS59168543A (ja) | 1983-03-16 | 1983-03-16 | ２進−１０進変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892615B2 (en) | 2011-03-29 | 2014-11-18 | Fujitsu Limited | Arithmetic operation circuit and method of converting binary number |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119739A (en) * | 1979-03-09 | 1980-09-13 | Fujitsu Ltd | Binary-decimal conversion system |
-
1983
- 1983-03-16 JP JP58042388A patent/JPS59168543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119739A (en) * | 1979-03-09 | 1980-09-13 | Fujitsu Ltd | Binary-decimal conversion system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892615B2 (en) | 2011-03-29 | 2014-11-18 | Fujitsu Limited | Arithmetic operation circuit and method of converting binary number |
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