KR880001011B1

KR880001011B1 - 유한필드내의 곱셈 처리방법

Info

Publication number: KR880001011B1
Application number: KR1019850002597A
Authority: KR
Inventors: 변형구
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-04-15
Filing date: 1985-04-15
Publication date: 1988-06-13
Also published as: KR860008492A

Abstract

내용 없음.

Description

유한필드내의 곱셈 처리방법

본 발명의 디지탈 신호 처리시에는 두심볼(Symbol)을 곱셈 연산처리할 수 있게한 유한필드내의 곱셈 처리방법에 관한 것이다.

유한필드(GF : Galois field)내에서 곱셈 연산은 주어진 필드의 한계로 벗어나는 캐리(Carry : 자리올림)가 다시 필드내의 정의된 값으로 궤환되도록 함으로써 자리올림이 없는 일정한 디지탈 상태신호로써 표시할 수가 있어 연산 결과가 항상 필드내를 벗어나지 못하기 때문에 연산처리시에 편리한 이점이 있다.

일예로서 유한필드(GF 2⁸)내에 8비트의 두심볼 X, Y을 곱셈연산 할때에는 16진수(FF)보다 큰 연산 결과는 다시 8비트의 디지탈 신호로서 표시할 수가 있다.

따라서 종래의 곱셈연산 방법을 살펴보면 인가되는 두데이타 심볼을X(A₀-A₇), Y(B₀-B₇)이라할때 두 심볼의 곱셈 연산시 앤드 게이트와 익스클루시브오아게이트를 이용하여 각 비트끼리 8비트 대 8비트의 모든 발생가능한 경우를 1 : 1 대응시켜 디지탈 상태신호가 처리되었기 때문에 처리회로가 복잡하여질뿐 아니라 높은 고주파의 클럭신호가 필요하게 되는 단점이 있는 것이었다.

그리고 종래의 유한필드내의 곱셈 연산방법을 살펴보면 인가되는 두 데이타 심볼을 X(A₀-A₇), Y(B₀-B₇)이라할때 데이타 심볼 X(A₀-A₇)이 직렬로 인가되게 하고 데이타 심볼 Y(B₀-B₇)이 병렬로 인가되게하여 1 : 8로 처리되게 한후 이에 대한 출력이 유한필드내의 데이타로 처리되게 하였으나 데이타 처리시간이 길어지게되는 단점이 있는 것이었다.

본원 발명의 목적은 인가되는 두 데이타 심복을 X(A₀-A₇), Y(B₀-B₇)이라 할때 데이타 심볼 X(A₀-A₇)이 상위 비트 (A₄-A₇)와 하워 비트 (A₀-A₃)로 분리되어 각각 직렬로 인가되게 하고 데이타 심볼 Y(B₀-B₇)이 병렬로 인가되게 하여 각각 1 : 8로 처리되게 한후 이에 대한 출력이 유한필드내의 데이타로 처리되게 함과 동시에 합성되어 출력되게 함으로써 상기한 종래의 방법보다 게이트수를 줄임과 동시에 데이타 처리시간을 단축시키고자 하는 것으로 이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.

제 1 도는 본 발명의 회로도로서 8비트의 두심볼 X(A₀-A₇), Y(B₀-B₇) 중에 X 심볼의 최상의 자리비트로 부터 아래로 4비트의 데이타(MSB : Most Significant Bit) X(A₄-A₇)와 최하위 자리비트로 부터 위로 4비트의 데이타(LSB : Least Significant Bit) X(A₀-A₃)를 분리시켜 각각의 병렬/직렬 변환기(10)(20)에 병렬로 입력되게 한후 각각 직렬로 1비트씩 각각의 앤드게이트(AN₁)(AN₂)의 일측예 인가되게 구성하고, 타측예는 Y심볼(B₀-B₇)의 8비트 데이타신호가 병렬로 인가되게 구성시켜 각각의 앤드게이트(AN₁)(AN₂)를 통하여 연산된 출력이 익스클루시브오아게이트(EXO₁)(EXO₂)를 통하여 쉬프트 레지스터(SR₁)(SR₂)에 인가되게 구성한 후 8비트 데이타가 넘는 캐리발생시 익스클루시브오아게이트(EXO₁)(EXO₂)에 궤환시켜 유한 필드내의 데이타로 다시 연산처리되게 구성함과 동시에 합성게이트회로(30)에 인가시켜 원래의 8비트의 데이타가 출력되게 구성한 것이다.

그리고 제 2 도는 본 발명의 익스클루시브오아게이트(EXO₁)(EXO₂)의 회로도로서 각 익스클루시브오아게이트(EX₀-EX₇)에 설정된 입력데이타(0001 1101)는 제 1 도의 쉬프트 레지스터(SR₁)(SR₂)로 부터 8비트의 데이타를 넘는 캐리발생시 유한 필드로 한정시키기 위한 고정 데이타 입력인 것으로 캐리발생시 캐리(2⁸)가 익스클루시브오아게이트(EX₃)(EX₄)(EX₅)(EX₇)에만 인가되게 구성한 것이고 익스클루시브오아게이트(EX₀~EX₇)의 입력 중 하나는 제 1 도의 앤드게이트(AN₁)(AN₂)로 부터 인가되는 데이타이고, 다른하나는 하위 비트로 부터 상위비트로 인가되는 자림올림 데이타이다.

또한 제 3 도는 본 발명회로도의 각부 파형도로서 병렬/직렬 변환기(10)(20)가 구동되는 펄스를 나타낸 것으로 PC는 병렬 클럭신호, CK는 직렬클럭신호, P/S는 직병렬 스위칭 클럭신호이다.

이와 같이 구성된 본 발명의 작용효과를 설명하면 다음과 같다.

제 1 도의 회로도에서 심볼 X(A₀-A₇), Y(B₀-B₇)이 인가될때에 심볼 X(A₀-A₇)은 MSB 4비트 심볼 X(A₄-A₇)과 LSB 4비트 심볼 X(A₀-A₃)로 분리되어 제 3 도(PC)와 같은 병렬 클럭 신호에 의하여 병렬/직렬변환기(10)(20)에 입력된 후 제 2 도(CK)(P/S)와 같은 직렬 클럭신호와 직병렬 스위칭 클럭신호에 의하여 직렬로 1비트씩 앤드게이트(AN₁)(AN₂)의 일측에 인가되며 이때 심볼 Y(B₀-B₇)이 병렬로 앤드게이트(AN₁)(AN₂)의 타측에 입력됨에 따라 앤드게이트(AN₁)의 출력측에도 B₇A₇, B₇A₆, B₇A₅, B₇A₄/B₆A₇, B₆A₆, B₆A₅, B₆A₄/B₅A₇, B₅A₆, B₅A₅, B₅A₄/B₄A₇, B₄A₆, B₄A₅, B₄A₄/B₃A₇, B₃A₆, B₃A₅, B₃A₄/B₂A₇, B₂A₆, B₂A₅, B₂A₄/B₁A₇, B₁A₆, B₁A₅, B₁A₄/B₀A₇, B₀A₆, B₀A₅, B₀A₄와 같은 데이타 출력되어 제 2 도와 같은 익사클루시브오아게이트(EX₀-EX₇)에 순차적으로 입력되고, 앤드게이트(AN₂)의 출력측에는 B₇A₃, B₇A₂, B₇A₁, B₇A₀/B₆A₃, B₆A₂, B₆A₁, B₆A₀/B₅A₃, B₅A₂, B₅A₁, B₅A₀/……B₀A₃, B₀A₂, B₀A₁, B₀A₀와 같은 데이타가 출력되어 제 2 도와 같은 익스클루시브오아게이트(EX₀-EX₇)에 순차적으로 입력되어 합의 연산과정을 수행하게 되는 것이다.

그리고 익스클루시브오아게이트(EXO₁)(EXO₂)의 두 심볼에 의하여 연산처리되는 것을 살펴보면

각 차수에 의하여 나타낼 수 있는 최고차순의 연산 결과는 대각선상의 비트수의 합으로 표시될 수 있으며 이 대각선산의 비트합은 A₇비트의 하나의 비트에 대하여 Y심볼의 B₀-B₇의 8개의 비트가 연산처리되고 있는 것을 알수 있는 것으로 익스클루시브오아게이트회로(EXO₁)에서는 X 심볼의 높은 차수 4비트 MSB(A₇, A₆, A₅, A₄)에 대하여 Y 심볼 (B₇-B₀)의 8개의 비트가 연산처리되고 익스클루시브오아게이트회로(EXO₂)에서는 X 심볼의 낮은 차수 4비트 LSB(A₃, A₂, A₁,A₀)에 대하여 Y 심볼 (B₇-B₀)의 8개의 비트가 연산처리되어 각 쉬프트 레지스터(SR₁)(SR₂)에 인가된 후 1비트씩 쉬프트된 값이 8비트를 초과하는 캐리가 발생되지 않으면 합성게이트회로(30)에 인가되어 각 상위치수 4비트 MSB와 각 하위 차수 4비트 LSB가 합성게이트 회로(30)를 통하여 합성됨으로서 X 심볼(A₇-A₀) Y 심볼(B₀-B₇)의 연산처리된 결과가 출력될 수 있는 것이다.

그러나 쉬프트 레지스터(SR₁)(SR₂)의 출력에서 8비트를 초과하는 캐리가 발생하게 되면 유한필드내에서 1D로 만들어 기존의 8비트 디지탈 신호와 익스클루시브 되는 연산처리를 행하는 것으로 쉬프트 레지스터(SR₁)(SR₂)의 출력측에서 발생된 캐리가 제 2 도의 익스클루시브오아게이트(EX₃)(EX₄)(EX₅)(EX₇)에 인가되어 즉 전체적으로 16진수(1D)에 해당하는 데이타가 익스클루시브오아게이트(EX₀-EX₇)에 인가되어 다시 연산처리가 됨으로서 쉬프트 레지스터(SR₁)(SR₂)의 출력측으로 부터 인가되는 데이타는 8비트의 데이타로 한정된 유한필드의 값으로 변환된 후 합성게이트회로(30)에 인가되어 유한필드내의 데이타를 출력하는 것이다.

따라서 상기와 같은 결과를 예를들어 설명하면 합성게이트회로(30)로 부터 출력되는 데이타가 1001 0011이라 할때 추력 데이타가 1001 0011=16진수 (93)=α¹¹⁹로 되며 이때 데이타(1001 0011)가 쉬프트 되어 데이타(1 0010 0110)로 변환되어 캐리가 발생되기 때문에 16진수(1D)와 익스클루시버 됨에 따라

로 변환되어 16진수 (3B)=α¹²⁰로 출력됨으로서 데이타가 유한필드내의 값으로 처리될 수 있는 것이다. 그러므로 유한필드 G F2⁸로 설정하게 되면 α⁰-α²⁵⁴개의 데이타가 반복처리됨으로서 본 발명에서 데이타가 종래보다 적은 게이트수로 빠른 시간내에 처리될 수 있는 것이다.

이상에서와 같이 본 발명은 두 심볼의 곱셈 연산시에 X 심볼을 4비트 MSB 및 4비트 LSB로 분리시켜 유한필드 연산처리되게 구성한 것으로 연산처리시에 8배 이상의 높은 고주파 클럭신호로 처리되던 기능이 4배의 클럭신호로 구동될 수 있는 효과가 있으며 X 심볼의 1비트와 Y심볼의 8비트 상태신호가 1 : 8로 연산처리 되기 때문에 회로의 단순화를 기할 수 있는 유한필드내의 곱셈 연산처리 방법을 제공할 수가 있는 것이다.

Claims

연산되는 심볼 X(A₀-A₇)을 MSB(A₄-A₇) 및 LSB(A₀-A₃)로 분리시켜 병렬/직렬변환기(10)(20)에서 직렬로 인가되는 상태신호와, 심볼 Y(B₀-B₇)가 앤드게이트(AN₁)(AN₂)에 순차적으로 연산처리되게 하여 쉬프트 레지스터(SR₁)(SR₂)를 통하여 합성게이트 회로(30)에서 합성되는 동시에, 궤환되는 상태신호가 익스클루시브 게이트회로(EXO₁)(EX0₂)에서 캐리발생시 임의의 상태신호(1D)로 변환되게 처리시키는 유한필드내의 곱셈 처리방법.