SU1672439A1

SU1672439A1 - Устройство дл суммировани М чисел

Info

Publication number: SU1672439A1
Application number: SU894689565A
Authority: SU
Inventors: Игорь Айдемирович Айдемиров; Арсланали Абдуллаевич Зурхаев; Федор Николаевич Бодин; Олег Григорьевич Кокаев; Шейх-Магомед Абдуллаевич Исмаилов
Original assignee: Дагестанский Политехнический Институт
Priority date: 1989-04-11
Filing date: 1989-04-11
Publication date: 1991-08-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных устройствах обработки цифровой информации. Целью изобретени вл етс повышение быстродействи . Цель достигаетс введением в состав устройства, содержащего первый и второй преобразователи кода числа в двоичный код количества единиц и п ть элементов задержки, дополнительно четырех одноразр дных сумматоров и новых св зей. Устройство осуществл ет параллельный по словам и последовательный по разр дам способ сложени , при этом обрабатыва по два разр дных среза сразу. Устройство допускает одновременное сложение до семи чисел (M≤7). 1 ил.

Description

(Л

С

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных устройствах обработки цифровой информации.

Целью изобретени вл етс повышение быстродействи .

На чертеже приведена структурна схема устройства дл суммировани М чисел, где М 7.

Устройство содержит входы 1 старшего разр да среза, входы 2 младшего разр дного среза, преобразователи 3 и 4 кода числа в двоичный код количества единиц, элементы 5-7 задержки, одноразр дные сумматоры 8 и 9, элемент 10 задержки, одноразр дные сумматоры 11 и 12, элемент 13 задержки, выход 14 старшего разр да суммы и выход 15 младшего разр да суммы.

Устройство позвол ет одновременно суммировать до семи чисел, обрабатыва сразу по два разр дных среза.

Устройство работает следующим образом .

Все элементы задержки в начальный момент сброшены. На вход 2 подаютс сначала первый (младший) разр дный срез входных чисел, на вход 1 подаетс второй разр дный срез входных чисел. На выходах преобразователей 3 и 4 будет сумма единиц соответствующего разр дного среза в двоичном коде. Младшие разр ды суммы разр дных срезов поступают на входы сумматоров 8 и 9. Второй выход блока 4 вл етс переносом в (1+1)-й разр д и подаетс на вход сумматора 8. Старший выход блока 4 вл етс выходом переноса в (+2)-й разр д и подаетс на вход элемента 7 задеро VI го

CJ

о

жки, чтобы в следующем такте поступить на вход сумматора 9, Второй выход суммы (1+1)- го разр дного среза вл етс переносом в (42)-й разр д, и поэтому через элемент 6 задержки в следующем такте поступает на вход сумматора 9, старший выход блока 3 вл етс переносом в (+3)-й разр д и в следующем такте поступает на вход сумматора 8. Аналогично соединены и выходы сумматоров 8, 9,11 и 12. Таким образом, на выходе 15 формируетс младший разр д суммы, а на выходе 14 - старший. В следующем такте на входы 2 подаетс третий разр дный срез входных чисел, а на вход 1 - четвертый. На выходе 15 формируетс значение третьего бита суммы, а на выходе 14 - четвертого. И так далее, пока не сформируютс все разр ды суммы входных чисел.

Пример. Пусть необходимо сложить семь четырехразр дных входных чисел 1101, 1001,0001, 1100,0110,0100,0111.

Информаци на входах и выходах бло- коб после каждого такта приведена в таблице .

Таким образом, на выходах 14 и 15 сформировалась сумма семи входных чисел 00110100 1101 + 1001 +0001 + 1100+ + 0110 + 0100 + 0111.

Таким образом, за счет параллельной обработки двух смежных разр дных срезов обеспечиваетс повышение быстродействи по сравнению : известными устройствами , реализующими параллельный по словам последовательный по разр дам способ сложени .

Claims

Формула изобретени Устройство дл суммировани М чисел, где М 7, содержащее первый и второй преобразователи кода числа в двоичный код количества единиц и п ть элементов задержки , причем входы первого преобразовател кода числа в двоичный код количества единиц соединены с входами младшего разр дного среза входных операндов устройства , выход старшего разр да первого

преобразовател кода числа в двоичный код количества единиц соединен с входом первого элемента задержки отличающее- с тем, что, с целью повышени быстродействи , устройство дополнительно содержит четыре одноразр дных сумматора, причем входы второго преобразовател кода числа в двоичный код количества единиц соединены с входами старшего разр дного среза

входных операндов устройства, а выходы разр дов с первого по третий соединены соответственно с первым входом первого одноразр дного сумматора, с входом второго элемента задержки и входом третьего

элемента задержки, выходы первого и второго разр дов первого преобразовател кода числа в двоичный код количества единиц соединены соответственно с первым входом второго и вторым входом первого одноразр дных сумматоров, второй и третий входы второго одноразр дного сумматора соединены соответственно с выходами второго и третьего элементов задержки, выход третьего элемента задержки соединен с

третьим входом первого одноразр дного сумматора, выход суммы которого соединен с первым входом третьего одноразр дного сумматора, а выход переноса соединен с входом-четвертого элемента задержки, выход которого подключен к первому входу четвертого одноразр дного сумматора, второй вход которого соединен с выходом суммы второго одноразр дного сумматора, выход переноса второго одноразр дного

сумматора соединен с вторым входом третьего одноразр дного сумматора, третий вход которого соединен с выходом переноса четвертого одноразр дного сумматора, выход переноса третьего одноразр дного сумматора через п тый элемент задержки соединен с третьим входом четвертого одноразр дного сумматора, выходы суммы третьего и четвертого одноразр дных сумматоров соединены соответственно с выходами старшего и младшего разр дов суммы устройств.