SU1043627A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий суммирующие тетрады, кажда  из которых состоит из многовходовых одноразр дных сумматоров, входы i-го ((n-l) многовходового одноразр дного сумматора, где п - число разр дов входного кода, соединены с разр дными входами преобразовател , двоичные весовые эквиваленты которых содержат единицу в 2-м разр де, отличающийс  тем, что, с целью повышени  быстродействи , в него введены шифраторы, входы которых соединены со всеми выходс1ми соответствующих суммирующих тетрад, кроме выходов младших разр дрв, информационные выходы шифраторов соединены с выходами трех старших разр дов тетрад выходов преобразовател , выходы переноса }-го шифратора (j 1тЗ ) соединены с входами переноса (j +1) суммирующей тетр ады, выходы переноса последней суммирующей тетрады соединены со старшей тетрадой выходов преобразовател ,.младшие Л разр ды суммирующих тетрад соединены с младшими разр дами соответствующих декад выходов преобразовател .

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  преобразовани кодов из одной истемы счислени  в другую. Известен преобразователь двоичного кода в двоично-дес тичный, содержащий суммирующие тетрады, состо щие из сумматоров, блоки коррекции и блоки переноса, причем выходы суммы сумматоров всех весов, кроме веса 1 каждой суммирующей тетрады , соединены со входами блока корре ции и блока переноса той же тетрады а выходы блока переноса каждой сумми рующей тетрады соединены со входами двух.младших разр дов соседней старшей суммирующей тетрады l. Недостаток данного преобразовател  состоит в низком быстродействии Наиболее близким к предлагаемому по технической сущнбсти и схемному решению  вл етс  преобразователь дво ичного кода в двоично-дес тичнУй код содержащий группы сумматоров, блоки переноса и блоки коррекции, входы которых соединены с выходами последней группы сумматоров, выходы блока переноса соседней старшей групмы cyNwaTopoB 21 . Недостаток известного преобразовател  состоит в относительно низком быстродействии, св занном с тем, что блок коррекции также выполнен в виде сумматора. Цель изобретени  - повышение быстродействи .Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в двоично-дес тичный код, содержащий суммирующие тетр.ады, кажг дан из которых состоит из многовходовых одноразр дных сумматоров., причем входы i-ro ( (п-1) многовходового одноразр дного сумматора, гдеп - число разр дов входного кода , соединены с разр дными.входами преобразовател , двоичные весовые эквиваленты которых содержат единицу в 2-м разр де, дополнительно введены шифраторы, входы которых соединены со всеми выходами соответствующих суммирующих тетрад, кромевыхо дов младших разр дов, информационные выходы шифраторов соединены с выходами трех старших разр дов тетрад выходов преобразовател , выходы переноса j -го шифратора ( ) соединены с входами переноса (+1)-й суммирующей тетрады, выходы переноса последней суммирующей тетрады соединены со старшей тетрадой выходов преобразовател , младшие разр ды суммирующих тетрад соединены с младшими разр дами соответствующих декад выходов преобразовател . . На фиг. 1 приведена блок-схема предлагаемого преобразовател ; на фиг, 2 - пример реализации п тиразр дного прёобразов1ател . Предлагаемый преобразователь содержит (фиг. 1) разр дные входы 1 преобразовател , .суммирующие тетрады 2-1, 2-2,2-3, выполненные на многовходовых одноразр дныхсумматорах 3, выходы переноса 4 суммирующих тетрад соединены со входами шифратора 5, информационные выходы которых и выход младшего разр да суммирующей |Тетрады образуют тетраду выходов 6 преобразовател . Выходы переноса 7 всех шифраторов 5 кроме последнего соединены со входами переноса соседней суммирующей тетрады. Взаимосв зь между входными и выходными кодами шифратора 5 отображена в таблице. Пример. При поступлении на разр дные входы 1 преобразовател  двоичного кодав.2,. 1111101000, что соответствует подаче единиц на входы с весами 29,2°,2,2,2,2 и нулей на остальные входы, на выходах суммирующей тетрады 2-1, после окончани  .переходного процесса, по витс  значение кода 01111, В соответствии с таблицей на информационных выходах шифратора 5 образуетс  код 000. Таким образом, общий код тетрады будет равным 0000. На выходах переноса шифратора 5, в соответствии с таблицей, формируетс  значение кода 011. Аналогично, на выходах суммирующей тетрады- 2-2 в соответствии со схемой соединений по вл етс  значение кода 001010, При этом на информационных выходах шифратора 5 образуетс  код 000, а на выходах переноса шифратора 5 образуетс  код 001. Общий код тетрады весом 10 будет равным 0000. На выходах суммирующей тетрады 2-2 в соответствии со схемой соединений также образуетс  значение ко4а 001010, что соответствует общему коду тетрады с весом 10, равному 0000, и коду тетрады с весом 10, равному 1, Таким образом,в результате преобразовани  на выходах б преобразовател  получаетс  двоично-дес тичный код 10000 0000 0000, соответствующий коду 1111101000. На фиг, 2 представлена блок-схема первой тетрады предлагаемого преобразовател , в котором суммирующие тетрады построены с использованием трехвходовых двоичных сумматоров . Здесь проставлены времена переходных процессов. Общее врем  переходного процесса (фиг, 2) дл  первой тетрады состав ет

врем  переходного процес- са в трехвходовом двоичном сумматоре; 2iu врем  преобразовани  кода

в шифраторе 5.

Далее, учитыва , что предлагаемое устройство можно рассматривать как последовательно включенные между собой аналогичные тетрады, общее врем  переходного процесса дес тиразр дн оцен t,

врем  переходного процесса в схеме И-НЕ.

Дл  определени  соотношений между ц, и),.|, можно прин ть л 1 с

С-ы Jf- - и-нЕ

Тогда общее сокращение времени преобразовани i pв предложенном преобразователе равно

(5)

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий суммирующие тетрады, каждая из которых состоит из многовходовых одноразрядных сумматоров, входы i-ro (i=lr(n-l) многовходового одноразрядного сумматора, где η - число разрядов входного кода, соединены с разрядными входами преобразователя, двоичные весовые эквиваленты которых содержат единицу в 2-м разряде, отличающийся тем, что, с целью повышения быстродействия, в него введены шифраторы, входы которых соединены со всеми выходами соответствующих суммирующих тетрад, кроме выходов младших разрядрв, информационные выходы шифраторов сое динены с выходами трех старших разрядов тетрад выходов преобразователя, выхода переноса j-ro шифратора (j = =1τ] [) соединены с входами переноса (j+Ι) суммирующей тетрада, выходы переноса последней суммирующей тетрады соединены со старшей тетрадой выходов преобразователя, младшие разряды суммирующих тетрад соединены с младшими разрядами соответствующих декад выходов преобразователя.