SU849198A1 - Реверсивный преобразовательдВОичНОгО КОдА B дВОичНО-дЕС ТичНый - Google Patents

Description

управл ющим входом, преобразовател  и соединен с управл ющим входом, бло ка формировани  двоичных эквивалентов , выход сумматора  вл етс  выходом каскада, выход - п-го каскада   л етс  выходом младшего разр да дес ткчного исла и-двоичным выходом преобразовател  Г2. ; Недостаток таких преобразователе состоит в низком быстродействии, вл ющемс  следствием циклического ре . жима работы и использовани  последовательных кодов. Цель изобретени  - увеличение быстродействи . Поставленна  цель достигаетс  тем, что в реверсивном преобразователе ДВОИЧНОГО кода в двоично-дес тичный , содержащем регистр и п, (где п - число разр дов дес тичного кода) последовательно соединенны каскадов преобразовани , каждый из которых содержит сумматор и блок формировани  двоичных эквивалентов двоичный выход которого соединен с первым входом сумматора, а дес тичный выход  вл етс  двоично-дес тич ым выходом соответствующего разр д . реобразовател , второй вход сумматора  вл етс  двоичным входом каскада и соединен с двоичным входом блока формировани  двоичных эквивалентов , управл ющий вход сумматора  вл етс  управл ющим входом преобра вател  и соединен с управл ющим входом блока формировани  двоичных эквивалентов, выход сумматора  вл  етс  выходом каскада, первый вход регистра  вл етс  двоичным входом преобразовател , а выход, регистра соединен с двоичным вхо.дом первого каскада, выход п-го каскада  вл ем выходом младшего разр да дес тично числа и двоичным выходом прес1бразо вател , дес тичные входы блоков формировани  двоичных эквивалентов  вл ютс  входами старших дес тичны разр дов преобразовател , второй вход регистра  вл етс  входом млад шего дес тичного разр да преобразо вател , причем блок формировани  двоичных эквивалентов содержит схе сравнени , два шифратора двоичных эквивалентов, шифратор дес тичного кода в двоично-дес тичный, четыре группы элементов И, три группы эле ментов ИЛИ, элемент И, элемент НЕ и два дешифратора, причем, первый вход первого дешифратора соединен первым входом схемы сравнени  и  вл етс  двоичным входом блока фор ровани  двоичнйх эквивалентов, пер -ВЫХОД первого дешифратора соединен с первыми входами первых элементов И и ИЛИ первых групп , остальные во семь его выходов подключены к первым входам соответствующих элементов И первой и второй группИ элементов ИЛИ первой группы, вторые входы элементов И второй группы соединены с управл ющим входом первого шифратора двоичных эквивалентов и с выходом меньше сравнени , выход больше которой соединен с первым входом элемента И и вторыми входами элементов И первой группы, вторые входы элементов ИЛИ первой группы соединены с выходами Второго дешифратора, вход которого  вл етс  дес тичным входом блока формировани  двоичных эквивалентов, ВЫХОДЫ элементов И второй группы подключены к соответствующим входам первого шифратора двоичных эквивалентов и к первым входам соответствующих элементов ИЛИ второй группы, вторые входы которых соединены с выходами первых восьми элементов И первой группы, а выходы элементов ИЛИ второй группы соединены с первыми восемью входами шифратора дес тичного кода в двоично-дес тичный, дев тый вход которого соединен с выходом дес того элемента И первой группы, выход шифратора дес тичного кода в двоично-дес тичный  вл етс  дес тичным выходом блока формировани  двоичных эквивалентов, выходУ второ-го шифратора двоичных эквивалентов соединены с первыми входами соответствующих элементов И третье(| и четвертой групп и со вторым входом схемы сравнени , управл ющий вход первого дешифратора  вл етс  управл ющим входом блока формировани  двоичных эквивалентов и соединен со вторым входом элемента И и через элемент НЕ соединен со вторыми входами элементов И третьей группы, выход элементг ( И соединен со вторыми входами элементов И четвертой группы, а выходы первого шифратора двоичных эквивалентов третьей и четвертой группы элементов И соответственно подключены к первым, вторым и третьим входам соответствующих элементов ИЛИ третьей группы, выходы которой  вл ютс  двоичным выходом блока формировани  двоичных эквивалентов. На фиг. 1 представлена структурна  схема предлагаемого реверсивного преобразовател , н.а фиг. 2 структурна  схема блока формировани  двоичных эквивалентов. Реверсивный преобразователь двоичного кода в двоично-дес тичный содержит регистр 1, каскад 2 старшего дес тичного разр да, каскад 3 второго разр да дес тичного числа, сумматор 4, блок 5 формировани  двоичного эквивалента, двоичный вход 6 преобразовател , вход 7 преобразовател  младшегр разр да дес тичного числа , управл ющие вход 8 блока формировани  двоичных эквивалентов,двоичный вход 9 и дес тичный вход 10 блока формировани  двоичных эквивалентов , двоичный выход 11 и дес - I

тичный выход.12 блока формировани  двоичных эквивалентов, выход 13 старшего дес тичного разр да преобразовател , вход 14 старшего дес тичного разр да преобразовател , выход 15 второго дес тичного разр да преобразовател , вход 16 второго дес тичного разр да преобразовател , выход 17 младшего разр да дес тичного числа и двоичного числа , управл ющий вход 18 преобразова ,тел .

Блок формировани  двоичных эквивалентов содержит первый дешифратор 19, элемент НЕ 20, первый шифратор 21 двоичных эквивалентов, первую, группу 22 элементов И, схему 23 сравнени , первую группу 24 элементов ИЛИ, вторую 25 и третью 26 группы элеме нтов И, второй шифратор 27 двоичных эквивалентов, элемент И 28 вторую группу 29 -элементов ИЛИ, второй дешифратор 30, четвертуюгруппу 31 элементов И, третью группу 32 элементов ИЛИ, шифратор 33 дес тичного кода в двоично-дес тичный.

Преобразователь работает следующим образом.

В режиме преобразовани  двоичного кода в двоично-дес тичный на управл ющий вход 18 подаетс  сигнал ло-. гической единицы, который поступает на управл ющий вход 8 блока 5 формировани  двоичных эквивалентов, чем обеспечиваетс  подача сигнала на вход переносаВ младший разр д и на входы старших разр дов, наход щихс  за пределами разр дности двоичных эквивалентов, комбинационкого сумматора 4 дл  получени  дополнительного кода из обратного кода двоичного эквивалента. Двоичный код преобразуемого числа А заноситс  по входу 6 в регистр 1. С выхода, регистра 1 параллельным кодом число А подаетс  на входы сумматора 4 и на вход 9 блока 5 формировани  двоичных эквивалентов , относ щихс  к старшему разр ду дес тичного числа 2.

В блоке 5 формировани  двоичных эквивалентов определ етс  и на первом выходе 11 формируетс  обратный код двоичного эквивалента В Ь 10 (где Ъ. 1,2. . .9; 0,1,2. ..:номер .дес тичного разр да) со старшим числом Ь; из услови  А В, С выхода 11 сформированный двоичный эквивалент подаетс  на вход сумматора 4 и вычитаетс  из преобразуемого двоичного числа А. Полученный остаток разности с сумматора 4 поступает на вхоД сумматора и двоичный вход блока формировани  двоичных эквивалентов следующего каскада.

Кроме того, на выходе 13 первого каскада 2 в соответствии с выделенны числом Ь,- формируетс  двоично-дес тичный код старшего дес тичного разр да,Процесс формировани  остатко

и двоично-дес тичных кодов в следую щих дес тичных разр дах происходит аналогично. Младший дес тичный разр д получаетс  непосредственно на выходе 17 четырех младших разр дов сумматора 4(п-1)-го каскада.,

В режиме обратного преобразовани  на управл ющий вход 18 подаетс  сигнал логического нул , который поступает на вход 8 блока 5 формировани  двоичных эквивалентов, запреща  ввод

0 числа по входу 9, на перенос в младший разр д и на входы старших разр дов , наход щихс  за пределами раз р дности двоичных эквивалентов,сумматора , так как в этом режиме про5 исходит сложение чисел в пр мом коде. Старший разр д преобразуемого двоично-дес тичного числа подаетс  на вход 14 первого каскада 2, а младший разр д - на вход 7, т.е. на четыре

0 младших разр да регистра 1. С регистра 1 младший разр д преобразуемого числа подаетс  на вход cyNiMaTopa 4 и складываетс  с двоичн1з1м эквивалентом старшего дес тичного разр да, который соответствует поданному на вход 14

5 двоично-дес тичному коду. Полученна  сумма с выхода сумматора 4 поступает на первый вход сумматора следующего каскада. Далее процесс формировани  двоичного числа происходит аналогич0 но.

Результат преобразовани  снимаетс  с выхода 17 сумматора 4 (n-l)-ro каскада .

Рассмотрим работу блока формирова5 ни  двоичных эквивалентов в режиме преобразовани  двоичного кода в двот ично-дес тичный.

В табл. 1, 2 и 3 представлены двоичные эквиваленты дл  разр дов де0 бс тков, сотен и тыс ч.

Таблица. 1

45

50

55

40

65

Таблица 2

Из табл. 1,2 и 3 видно, что дл  выделени  числа достаточно подать на дешифратор четыре старших разр да в каждом дес тичном разр де анализируемого двоичного числа. Дл  разр да дес тков это разр ды 4-7, а в разр де . 7-10, в разр де тыс ч 11-14.Дл  более старших дес тичных разр дов все происходит аналогично. Выделенное число Ц- может быть и Ь -. 1,т.е требуетс  коррекци . Это определ етс  после сравнени  анализируемого двоичного числа А и сформированного двоичного эквивалента В по выделенному числу Ь, . Если Л В, то коррекции не требует. Если А В, то Ъ требует коррекд-ии, т.е. оно должно быть Ц -1.

Блок формировани  двоичнь х зквивалентов работает следующим образом.

Таблица 3

На вход 8 подаетс  сигнал логичесгкой единицы, который  вл етс  разрешающим дл  работы дешифратора 19 и

--J элемента И 28 и запрещающим дл 

группы 26 элементов И. Преобразуемое двоичное число А поступает через вход 9 на схему 23 сравнени  и четыре соответствующих старших разр да на дешифратор 19. В первом каскаде число А поступает с регистра 1, а в остальных каскадах - с выходов сумматоров 4. На одном из дев ти Ь- дешифратора 19 бУДет сигнал ,который через один из элементов ИЛИ 24

40 поступает на шифратор 27 двоичных эквивалентов.

Claims (1)

1. Авторское свидетельство СССР № 620975, кл. G 06 F 5/02, 1978.

.. Авторское свидетельство СССР по за вке № 2759525,кл. G 06 F 5/02 10.04.79.

ПЗ

Фиг.1