SU1223224A1

SU1223224A1 - Устройство дл делени @ -разр дных чисел

Info

Publication number: SU1223224A1
Application number: SU843789524A
Authority: SU
Inventors: Валентин Евгеньевич Козлов; Геннадий Алексеевич Поляков
Original assignee: Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date: 1984-09-11
Filing date: 1984-09-11
Publication date: 1986-04-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей. Цель изобретени - повышение быстродействи устройства. Устройство содержит группу умножителей, элемент ИЛИ, три группы элементов ИЛИ, четыре группы элементов, группу регистров. В него введена группа преобразователей многор дного кода в однор дный, измен етс коммутаци элементов устройства, а каждый из умножителей группы содержит матрицу из (nXk) элементов И-НЕ. 2з. п. ф-лы; 3 нл. to 1C со to ю

Description

Изобретение относитс к вычислительной технике и может быть использовано . при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 представлена структурна схема предлагаемого устройства; на фиг. 2 - пример структурной схемы умножител дл сомножителей разр дности п k 4; на фиг. 3 - пример структурной схемы преобразовател многор дного кода в однор дный .

Устройство дл делени п-разр дных чисел (фиг. 1) содержит элемент ИЛИ 1, три группы элементов ИЛИ 2-4, четыре группы элементов И 5-8, группы преобразователей 9 многор дного кода в однор дный, регистров 10, умножителей 11, выходы «Конец делени 12, остатка 13, частного 14, входы делимого 15, делител 16, коррекции 17.

Умножитель (фиг. 2) содержит матрицу из nXk элементов И-НЕ 18. Преобразователь многор дного кода в однор дный содержит матрицу одноразр дных сумматоров 19 и регистр 20 результата.

Устройство работает следующим образом.

По входам делимого 15 и делител 16 поступают в пр мом коде без знака п-раз- р дные делимое X на первом такте работы или п младших разр дов остатка С на последующих тактах и делитель Y соответственно . В группе регистров 10 хран тс К-разр дные числа Z/ (j-e частное).

j-й умножитель 11 формирует многор дный код bj (Z/ Y), который вместе с кодом коррекции (единица младщего разр да, служаща дл образовани дополнительного кода величины - Ь,- из обратного кода by) и кодом величины делимого X (или С) свертываетс с помощью одноразр дных сумматоров 19 преобразовател 9 до однор дного кода результата - остатка С,-.

Если в результате вычитани будет получена отрицательна величина C/+i и положительна С/, то элементом И 6 вырабатываетс сигнал, разрешающий выдачу на выходы частного 14 и остатка 13 содержимого регистра 10 и младших разр дов остатка С; с выхода j-го преобразоател 9.

Если значение Ь, совпадает со значением делимого, то на выходе j-ro преобразовател 9 получаетс остаток С/ 0. Деление закончено и сигнал с выхода j-ro элемента И 7 по вл етс на выходе 12. Деление прекращаетс .

Claims

1. Устройство дл делени п-разр дных чисел, содержащее группу регистров, группу умножителей, элемент ИЛИ, три группы элементов ИЛИ и четыре группы элементов И, причем вход делител устройства соединен

с входами первого сомножител умножителей группы, входы второго сомножител которых соединены с выходами соответствующих регистров группы и первыми входами

элементов И соответствующих подгрупп первой группы, вторые входы которых соединены с выходами элементов И соответствующих подгрупп второй группы и первыми входами элементов И соответствующих подгрупп третьей группы, выходы которых соединены с входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с выходом остатка устройства и первыми входами элементов ИЛИ соответствующих подгрупп второй группы, вторые входы которых соединены с входом делимого устройства, выход частного которого соединен с выходами элементов ИЛИ третьей группы, входы которых соединены с выходами элементов И соответствующих подгрупп первой группы, выход «Конец делени

0 устройства соединен с выходом элемента ИЛИ, входы которого соединены с выходами элементов И четвертой группы, отличающеес тем, что, с целью повыщени быстродействи , в него введена группа преобразователей многор дного кода в однор д

ныи, причем вход коррекции устройства соединен с первыми информационными входами преобразователей многор дного кода в однор дный группы, вторые информационные входы которых соединены с выходами элементов ИЛИ соответствующих подгрупп второй группы, а третьи информационные входы - с выходами умножителей группы, пр мые выходы знаковых разр дов преобразователей многор дного кода в однор дный группы соединены с первыми входами элементов И соответствующих подгрупп второй группы, вторые входы которых соединены с инверсными выходами знаковых разр дов преобразователей многор дного кода в однор дный группы, начина с второго соответственно, разр дные выходы преоб0 разователей многор дного кода в однор дный группы соединены с входами элементов И четвертой группы и вторыми входами элементов И соответствующих подгрупп третьей группы.

2.Устройство по п. 1, отличающеес тем, что каждый из умножителей группы содержит матрицу из (nXk) элементов И-НЕ (п-разр дность операндов, , ..., п - количество одновременно получаемых разр дов

Q частного), причем i-й разр д входа первого сомножител умножител соединен с первыми входами (i, j)-x элементов И-НЕ матрицы (, ..., п, , ...., k), j-й разр д входа второго сомножител умножител соединен с вторыми входами (i, j)-x элемен5 тов И-НЕ матрицы, выходы которых соединены с выходом умножител .

3.Устройство по п. 1, отличающеес тем, что каждый из преобразователей многор дного кода в однор дный группы содержит

матрицу из п столбцов одноразр дных сумматоров , причем каждый j-й столбец содержит log2J одноразр дных сумматоров (j 1, ..., п) и регистр результата, разр дные выходы которого соединены с разр дными выходами преобразовател многор дного кода в однор дный, пр мой и инверсный выходы знаковых разр дов которого соединены соответственно с пр мым и инверсным выходами регистра результата, информационные входы которого соединены соответственно с выходами суммы первых одноразр дных сумматоров j-ro столбца матрицы, входы первого, второго, третьего слагаемых од16

1517

норазр дных сумматоров первого столбца матрицы соединены соответственно с первыми , вторыми и третьими информационными входами преобразовател многор дного кода в однор дный, выходы переноса i-x одноразр дных сумматоров (i 1, ..., loggi) j-x столбцов матрицы соединены соответственно с входами первого слагаемого i-x одноразр дных сумматоров (j-|-l)-x столбцов матрицы, выходы суммы 1с-х одноразр дных сумматоров (, ..., Iog2i) j-x столбцов матрицы соединены соответственно с входами второго слагаемого i-x одноразр дных сумматоров (J + 1)-х столбцов матрицы.

18 ТЧ

1ч ЧТ

фиг. 2.