SU1354186A1

SU1354186A1 - Устройство дл делени

Info

Publication number: SU1354186A1
Application number: SU864002159A
Authority: SU
Inventors: Виктор Кириллович Белик
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1986-01-03
Filing date: 1986-01-03
Publication date: 1987-11-23

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при построении быстродействующих процессов цифровой обра- ботки сигналов и в арифметических устройствах быстродействующих цифро- вых и комбинированных вычислительных машин о Целью изобретени вл етс увеличение быстродействи устройства дл делени , содержащего регистры 1 и 2 Делимого и делител , три матричных умножител 3-5, три сумматора 6-8, два блока преобразовани пр мого кода в дополйительный 9 и 10, блок 11 преобразовани пр мого кода в обратный, счетчик 14 и триггер 15, Дл достижени цели в устройство дополнительно введены два элемента И 16 и 17. 1 илв f3

Description

Изобретение относитс к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин.

Цель изобретени - увеличение быстродействи устройства.JQ

На чертеже показана функциональна схема устройства.

Устройство дл делени содержит регистр 1 делимого, регистр 2 делител , три матричных умножител 3-5, три сумматора 6-8, блоки 9--1Q преобразовани пр мого кода в дополнительный , блок 11 преобразовани пр мого кода в обратный, входы 1 . и 13 делител и делимого, счетчик 14, триггер 15, два элементы И 16 и. 17, вход 18 логической единицы.

Устройство работает следующим образом .

Одновременно на регистры 1 и 2 подают делимое и делитель в виде п- разр дных двоичных кодов, соответст- вуюпщх двоичным числам в нормализованной форме с зап той перед старшим разр дом, В исходном состо нии счетчик и триггер установлены в нуль.

При поступлении потешщапьных сигналов на входы матричных умножителей 3 и 5 на выходах по вл ютс потенциальные сигналы, соответствующие произв едени м Ъ- Ц|(а) и atf(a) в виде {п+2)-раз- р дного двоичного кода Ъ Cf (а)

,.-.,, и а (р (а)

20

7.

мое,

о

9 УП+(

n-4-f

где Ъ - делиа - делитель, Ц (а) 1, а а« - код на выходе сумматора 8,

2

альные сигналы (а) - у , у, у ... ... У„,, и (О, 7., 7.:.. г„, )V 1 - (О, 7., 7,... 7.„, .

в результате по влени потенциальных сигналов на входах сумматора 6 и матричного умножител 4 возникает непрерывный переходный процесс, который может быть описан формулой

.ц (а) - 1 х + bcf (а) где Ъ - делимое; а - делитель; X - частное,

а индексы при х указывают номер ите- рации. Выходные сигналы, поступающие с (п+2)-х выходов матричного умножител 4, поступают на вход блока 10 и в зависимости от значений (j, ,С5„ двух старших разр дов сумматора 7 могут по вл тьс на выходе блока 10, то ли в пр мом коде, если О., О, а о то ли в дополнительном, если 0-, 1 , а(з„ 0.

После нескольких итераций переход- ньй процесс завершаетс и устройство приходит в устойчивое состо ние, при этом на выходе устройства устанавли- ваетс код, соответствующий коду частного от делени входных чисел. Соединение выхода младшего разр да сумматора 6 с входом счетчика 14 . обеспечивает счет числа импульсов на его входе, возникающих вследствие переходных процессов в устройстве.

Если же итерационный процесс не завершаетс , а происходит зацикливание , то происходит переполнение счетчика и по вившийс в результате выходной сигнал с выхода счетчика 14 поступает на вход триггера 15.

25

30

35

40

....-- В сумматоре 7 происходит суммирование Выходной сигнал триггера 15, по- поступившего кода с сигналом логичес- ступа на первые входы элементов 16 кой единицы. На выходе сумматора 7 об- и 17, разрешает прохождение потенциа- разуетс результат суммировани в ви- 45 °s ° одного из выходов двух старших де 1+7.0,7,, 7,,,...,7.„. С5,„С„, Z, Z, разр дов С5., или GQ , сумматора 7.

о 9 ч

nfi

7 + l -it - o

В зависимости от значений

разр дов G-, и Gg информационные сигналы О, z,7.2,...,z.,

по в тс на выПри комбинации сигналов СТ., , G равной 10 по вл етс , сигнал на выходе элемента И 16, который постуходах блока 9 в виде пр мого кода или 50 пает на вход младшего (п-го) разр да дополнительного по отношению к вход- блока 11, В результате происходит ному. Если С., 1, aGg О,, то на выходе блока 9 сигнал;Ы (соответствует пр мому коду О, 7м22 .. 5 а если G., 0,Gp 1, то в блоке 9 входной код преобразован в дополнительный -(0, 7,,7.,,.. z, ).

уменьшение кода значени Ч(а) на величину младшего разр да. При комбинации сигналов G., Gj, , равной 0,1, 55 по вл етс сигнал на выходе элемента И 17, который поступает на вход переноса в младший разр д сумматора 8, В

результате происходит увеличение кода значени Cf (а) на величину младшего

На выходах матричного умножител 3 и блока 9 устанавливаютс потенци

0

.ц (а) - 1 х + bcf (а), где Ъ - делимое; а - делитель; X - частное,

5

0

5

0

При комбинации сигналов СТ., , G равной 10 по вл етс , сигнал на выходе элемента И 16, который поступает на вход младшего (п-го) разр да блока 11, В результате происходит

уменьшение кода значени Ч(а) на величину младшего разр да. При комбинации сигналов G., Gj, , равной 0,1, по вл етс сигнал на выходе элемента И 17, который поступает на вход переноса в младший разр д сумматора 8, В

При комбинации сигналов СТ., , G авной 10 по вл етс , сигнал на выоде элемента И 16, который поступает на вход младшего (п-го) разр да блока 11, В результате происходит

разр да и устройство установитс устойчивое состо ние.

Claims

Формула изобретени Устройство дл делени , содержаще регистр, делимого, регистр делител , .три матричных умножител , три сумматора , два блока преобразовани пр мого кода в дополнительный, блок пре- образовани пр мого кода в обратный, счетчик и триггер, прчем информационные входы регистров делимого и делител вл ютс соответственно входами делимого и делител устройства, вы- ход регистра делимого соединен первым информационным входом- первого матричного умножител , выход которого соединен с первым информационным входом первого сумматора, -выход которого в- л етс выходом устройства и соединен с первым информационным входом второго матричного умножител , выход регистра делител соединен с первым информационным входом третьего мат- ричного умножител , выход которого соединен с первым информационным входом второго сумматора, вход стар- шего разр да которого вл етс входом логической единицы устройства, выход второго сумматора соединен с входом первого блока преобразовател пр мого кода в дополнительный, выход которого соединен с вторым информационным входом второго матричного умно- жител , выход которого соединен с информационным входом второго блока преобразовани пр мого кода в дополнительный , выход которого соединен с

Редактор Н.Бобкова Заказ 5694/43

Составитель Н.Маркепова

Техред М.Ходанич Корректор А.Т ско

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

ю |5 20 25 30 35 5541864

вторым информационным, входом первого сумматора, выход младшего разр да которого соединен с счетным входом счетчика, выход которого соединен с входом триггера, выходы старшего и младшего знаковых разр дов второго сумматора соединены с входами младшего и старшего знаковых разр дов соответственно второго блока преобразовани пр мого кода в дополнительный, второй информационный вход первого матричного умножител соединен с вторым информационным входом третьего матричного умножител , отличающейс тем, что, с цепью увеличени быстродействи , в устройство введены два элемента И, первые входы которых соединены с выходом триггера, выходы старшего и младшего знаковых разр дов второго сумматора соединены с вторыми входами первого и второго элементов И соответственно, выход первого элемента И соединен с входом мпадшего разр да блока преобразовани пр мого кода в обратный, входы (п-1)-го старших разр дов которого (где п - разр дность операндов) соединены с выходами (п-1) младших разр дов регистра делител , выход первого разр да которого соединен с входом знакового разр да третьего сумматора, вход переноса которого соединен с выходом второго элемента И, выход блока преобразовани пр мого кода в обратный соединен с информационным входом третьего сумматора, выход которого . соединен с вторым информационным входом первого матричного умножител .