SU987618A1 - Накапливающий перемножитель - Google Patents

Description

Изобретение относитс  к вычисл1Гтельной технике и может быть испЬльзовано в универсальных вычислительных машинах в качестве расширител  операций , а также в специализированных устройствах цифровой обработки сигналов в реальном масштабе времени.

Известны различные модификации матричных перемножителей, содержащие регистры, раздел ницие каждую ступень матрицы сложени ,и содержащие сумматоры , которые обеспечивают выполнение параллельно-последовательно (поточно) во времени бесконечное множество операций умножени  и суммировани  13 и 2 .

Недостаток известных устройств состоит в уменьшении производительности устройства с ростом разр дности операндов.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому  вл етс  устройство дл  вычислени  сумм произведений, . содержсццее регтастры множимого и MiHOжител , сумматор и матрицу модулей сложени , выходы которой соединены с первыми входами сумматора, а первые входы матрицы модулей сложени  соединены с пр мыми выходами регист- .

ра множимого; содержит также лок анализа знака, блоки элементов И и блок элементов 2И-ИЛИ, информационные входы которого соединены с пр мыми и инверсными выходами регистра множител , а выходы соединены со вторыми входами матрицы модулей сло)кени , третьи входы которой подключены к выходам первого блока элементов И,

10 а регистра множимого, подключенного инверсными выходами к информационным входам второго блока элементов И,соединенных выходами с входом сумматора/ входы же блока анализа знака сое15 динены с выходами знаковых разр дов регистров множимого и множител ,- а выход блока анализа знака прдключен к управл ющим входам первого и второго блоков элементов И, к блоку эле,20 ментов 2И-ИЛЙ и к входам знакового, дополнительных и младшего .разр дов, сумматора Гз.

Недостаток устройства заключаетс  в малой производительности при боль25 шой разр дности входных-операндов.

. Цель изобретени  - увеличение производительности .

Дл  достижени  поставленной цели в устройство, содержащее регистры

30 множимого и множител , сумматор по

модулю два, блок суммировани  и коммутатор, выходы регистра множител  которого соединены с информационными входами первого и второго блоков элементов И, а входы коммутатора подключены к выходам регистра множимого , дополнительно введены регистр кода множимого, первый и второй регистры знака произведени , дополнительный регистр множител , формирователь частичных произведений, первый и второй узлы задержки, М блоков поразр дной задержки, многовходовой блок суммировани , узел выравнивани  задержек, причем выход коммутатора подключен к входу регистра кода множимого, выход которого соединен, с первым входом формировател  частичных произведений, выход сумматора по модулю два соединен с входом первого регистра знака произведени  выход которого соединен с входом второго регистра знака произведени  и управл ющим входом коммутатора, вход регистра множител  подключен к выходу дополнительного регистра множител , выход регистра множител  подрслючен к второму входу формировател  частичных произведений, выход второго регистра знака произведени  соединен с управл ющими входами первого и второго блоков элементов И, выходы второго регистра знака произведени , и второго блока элементов И подключены к входу первого блока поразр дных задержек, входы остальных блоков поразр дных задержек,кроме последнего, соединены соответственно с выходами формировател  частичных произведений, а вход последнего блока поразр дных задержек соединен с выходом первого блока элементов И, знакова  шина выхода первого блока поразр дных задержек подключена к входу второго узла задержки , т отводов которого объединены с остальными шинами выхода первого блока поразр дных задержек и подключены к пер-вому входу многовходового блока суммировани , к остальным входам которого подключены выходы соответствующих блоков поразр дной задержки, выход многовходового блока суммировани  соединен с первым входом блока суммировани , выход которого подключен и к второму входу и входу узла выравнивани  задержек,вход установки блока суммировани  соединен с отводами первого узла задержки , выход узла выравнивани  задержек  вл етс  выходом устройства.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит регистр 1 множимого , сумматор 2 по модулю два, коммутатор 3, входы которого соед:.йены с регистром 1 множимого но управл ющий вход подключен к выходу

первого регистра 4 знака произведени , выход - к регистру 5 кода множимого , второй регистр б знака произведени , вход которого соединен, с выходом первого регистра знака произведени ; дополнительный регистр 7 множител , выход которого соединен с входом регистра 8 множител , первый выход которого.подключен к входам формировател  9 частичных произведений и первого блока И 10, а второй выход к входу .второго блока И 11 |первый узел 12 задержки, блоки 13 поразр дных задержек, знакова  шина выхода первого из которых подключена к второму узлу 14 задержки, а вы .ходы остальных к соответствующим входам многовходового блока 15 суммировани , состо щего из блоков 16 суммировани , и выход которого подключен к первому входу блока 16 суммировани , выход которого соединен с его вторым входом и входом узла 17 выравнивани  задержки, а вход установки соединен с отводами первого узла 12 задержки.

Блок 16 суммировани  состоит из комбинационных сумматоров, входы которых образуют первый и второй вход блока суммировани , выходы сумм соединены с выходным регистром, а выходы переносов с регистром переносов .

Устройство работает следующим образом .

В каждом такте на вход устройства подаютс  операнды в пр мом коде: множимое

и множитель 2 t М XJ ,

где 2„С. - знак операнда; .

СЗп мантисса пр мого кода операнда, содержаща  & разр дов справа от зап той .

Алгоритм работы устройства без учета задержек во времени описываетс  следующими выражени ми

М R-1

Stv.при 2JX, , М

,,,.САМв,

Р ,

номер пары операндов в цикле

количество пар операндов в цикле;

г - номер группы разр дов множител , на KOTOj ie в формирователе частичных произведений одновременно умножаетс  множество (г {0,1,... ,R-1 })р -afe { - количество разр дов

множител , на которые одновременно производитс  умножение множимого в формирователе частич- О ных произведений ); A -2 - №KbV2- ( т- количество знаковых разр дов у выходного операнда устройства); { Зо - обратный код числа; .2-., ГП) р, - частичные произведени  частичные произведени  в соотношени (1) определ ютс  так: 6(R-1) ,lnK..-fA XJ«-L: e n 3IR-1 ) 1Пк,,,,, где tYi в 3„ - значение -го разр да к-го множител  в пр мо коде. В первом такте работы предлагаемого устройства происходит получение произведени  знаков операндов 2, в cyMMaTopei.DS.. Во втором такте Zj, С n,i проходитн выход первого регистра знака произведени  откуда попадает на управл ющий вход блока 2И-ИЛИ 3, на основные входа которого одновременно попадают и MfX и ( - инверсный код) через регистр 1 множимого,в-результате чего к концу этого такта на выходе блока 2И-ИЛИ, 3 формируетс  ; одновременно на вход регистра множител  подаетс  MtViln от дополнительного регистра множител  7. В третьем такте сигналы и мЕУтЗп подаютс  на первый и второй входы формировател  9 частичных произведений соответственно от регистра кода 5 множимого и регистра 8 множител . В формирователе 9 осуществл етс  получение частичных произведений П. В этом же такте под воздействием сигнала с выхода второго регистра знака произведени  6 в первом и втором блоках И 10 и 11 формируютс  составл ющие поправок Л и В - иСмЕУ

В четвёртом такте все полученные слагаемые записываютс  в свой блок поразр дных задержек 13. Эти блоки состо т из последовательных регистров дл  каждого разр да подаваемого числа. Причем, каждый регистр имеет такое число  чеек, чтобы получить задержку Tg дл  каждого разр да с номером , равную

4«

(2л+е;, при

Uc

Claims (3)

1. В ( 2л+е+1;, . (Номер разр да отсчитываетс  вправо и влево от зап той, причем дл  разр дов слева от зап той , а справа ). Количество блоков поразр дной задержки равно R+2. (Дл  данного примера конкретного исполнени  R 4, Д 4, б 1, т 2). Сигналы со сдвинутыми во времени друг относительно друга разр дс1ми обозначаютс  функцией ()р . В этом же такте начинаетс  суммирювание разр дов операндов с Е -(2л) в младших сумматорах блоков 16 суммировани , составл ющих первую ступень пирамид и суммировани  15. В п том такте происходит сумми ювание разр дов с 2 -(2л) + 1 а также переносов, возникших от ело- жени  разр дов с Е -(2л) в предыдущем такте в сумматорах первой ступени суммировани , и суммирование разр дов с С -(24) во второй ступени суммировани . В Шестом такте происходит сложе- . ние разр дов с Е -(2Л)+2 в первой ступени пирамидвл, с Е -(2л)+1 во второй ступени и с F -(2л) в третьей ступени пиранииды. В седьмом такте аналогично предыдущему суммируютс  разр ды и переносы с Е ,-(2Л)+3 в первой ступени, с В - (2 л)+2 во второй ступени, с Е -(2л)+1 в третьей ступени сложени  пирамиды суммировани  и с -(2л) в блоке 16 суммировани  с разр дом предыдущего произведени  (в. данном случае с нулем Л Аналогичные процессы осуществл ютс  в 8-11 тактах. В 12 такте на выходе первого блока 13 поразр дных задержек по вл етс  знаковый разр д произведени , ко-. торый суммируетс  в первой ступени . сложени  пирамиды 15 с возникшими от предащущих сложений переносами и одновременно попадает на вход второй линии 14- задержки. В такте 13 на первом отводе второй линии 14 задержки по вл етс  сиг-нал второго знакового разр да произведени  (1 2), который складываетс  с переносс1ми от младвгах разр дов в пвр вой ступени сложени  пирамиды суммировани , в 14, 15 и 16 происходит суммирование этого разр да соответс венно на второй, третьей ступен х пирамиды 15 и накапливающем блоке 16 суммировани . В 17 такте происходит запись это го разр да в блок выравнивани  задержек и установка старшего разр да накапливающего сумматора на ноль импульсом с последнего отвода первой линии 12 задержки. Как видно из описани  работы уст ройства после поступлени  последнег операнда в целом требуетс  всего од тактовый интервал tp, в котором про исходит установка старшего разр да выходного регистра накапливающего .сумматора в ноль. После этого можно подавать на вход устройства первый операнд из следующего цикла. При сравнении с известным данное устройство обладает р дом преимуществ: большей производительностью вне зависимости от разр дности вход ных операндов, снижением себестоимости оборудовани  при использовани устройства в специализированных вычислител х и сокращением машинного времени при использовании в универсальных ЦВМ, Формула изобретени  1. Накапливающий перемножитель, содержащий регистры множимого и мно жител , сумматор по модулю два, бло суммировани  и коммутатор, выходы регистра множител  соединены с инфо мационными входами первого и второг блоков элементов И, входы коммутатора подключены к выходам регистра множимого, отличающийс  тем, что, с целью увеличени  произв дительности, в него дополнительно введены регистр кода множимого,первый и второй регистры знака произве дёни , дополнительный регистр множи тел , формирователь частичных произведений , первый и второй узлы задержки , ,М блоков поразр дной задержки , многовходовой блок суммировани , узел выравнивани  задержек, - причем выход коммутатора подключен к входу регистра кода множимого, вы ход которого соединен с первым входом формировател  частичных произведений , выход сумматора по модулю два соединен с входом первого регистра знака произведени , выход которого соединен с входом второго регистра знака произведени  и управ л ющим входом коммутатора, вход регистра множител  подключен к выходу дополнительного регистра множител , выход регистра множител  подключен к второму входу формировател  части ных произведений, выход второго регистра знака произведени  соединен с управл ющими входами первого и второго блоков элементов И, выходы.второго регистра знака произведени  и второго блока элементов И подключены, к входу первого блока поразр дных задержек, входы остальных блоков поразр дных задержек, кроме последнего, соединены соответственно с выходами формировател  частичных произведений, ,а вход последнего блока поразр дных задержек соединен с выходом первого блока элементов И, знакова  шина выхода первого блока поразр дных задержек подключена к входу второго узла задерж.ки, отводов которого объединены с остальными шинами выхода первого блока поразр дных задержек и подключены к первому входу многовходового блока суммировани , к остальным входам которого подключены выходы соответствующих блоков поразр дной задержки, выход многовходового блока суммировани  соединен с первым входом блока суммировани ,, выход которого подключен .к его второму входу и входу узла выравнивани  задержек , вход установки блока суммировани  соединен с отводами первого узла задержки, выход узла выравнивани  задержек  вл етс  выходом устройства . 2. Перемножитель по п. 1, отличающийс  тем, что блок суммировани  содержит (L,-n) выходных регистров,(L-1) регистров переноса, 1, сумматоров, первые информационные входы которых и вход переноса младшего сумматора образуют первый вход блока суммировани , вторые входы сумматоров образуют второй вход блока суммировани , выходы сумм каждого .сумматора и выход .переноса старшего сумматора соединены с соответствующими входами (U+IJ выходных регистров , выходы которых образуют выход блока суммировани , выход же переноса . в -го сумматора (.Р 1,2,..., L,-l) соединен с соответствующим регистром Переноса, выход которого соединен с входом переноса -И) -го сумматора, входы установки выходных регистров образуют вход установки блока суммировани . Источники информации, прин тые во внимание при экспертизе 1.. Папернов А.А. Логические основы ЦВТ. М., Советское радио, 1972, с. 218.
2. 2.Рабинер Л. и др. Теори  и применение цифровой обработки сигналов. М., Мир, 1978, с. 571-580.
3. 3.Авторское свидетельство СССР № 550637, кл. G 06 F 7/52, 1975 (прототип ).