RU1786484C - Универсальное суммирующее устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  цифровой обработки сигналов. Цель изобретени  - расширение функциональных возможностей за счет выполнени  операции суммировани  чисел, представленных в двоичной системе счислени . Универсальное суммирующее устройство содержит N информационных входов 1, блоки 2 суммировани , многоразр дный сумматор - вычитатель 3, узел 4 формировани  разр дов окончательной суммы, соединенные между собой функционально. 1 з.п. ф- лы, 1 табл., 4 ил.

Description

Изобретение относитс  к области вычислительной техники, предназначено дл  суммировани  чисел и может быть использовано дл  цифровой обработки сигналов.

Известно суммирующее устройство, ре- ализующее параллельно-последовательный способ суммировани , содержащее одноразр дные сумматоры н§ базе Двух и трехвходовых комбинационных сумматоров, узел накапливающего сум- матора, включающий буферный регистр, многоразр дный накапливающий сумматор . Известное устройство обеспечивает вычисление, разр дных сумм с последующим их накоплением. Недостатком  вл етс  ограничение функциональных возможностей. В устройстве невозможно выполн ть операции суммиров анй  чисел, прёдставлейньТхТГ избыточной двоичной системе счислени , суммирование старшими разр дами вперед чисел/представленных в обычной двоичной системе счислени .

Известен также многовходовой (15-вхо- довой) сумматор, содержащий группу трех- входовых комбинационных сумматоров, два дёухразр дных сумматора и один трехразр дный сумматор. Данный сумматор обес- в а етг. п а ра л лё л ь н о ё в ы м и ел е н и ё разр дных сумм. Недостатком  вл етс  ограничение функциональных возможностей, В устройстве невозможно выполн ть операции суммировани  чисел, представленных в избыточной двоичной системе счислени , суммирование старшими разр дами вперед чисел, представленных в обычной двоичной системе счислени . . .

Наиболее близким  вл етс  многовходовой знакоразр дный сумматор, содержащий N/2 суммирующих блоков, преобразователь кодов, помежуточный регистр, причем сумми- рующий блок включает ч етыр ё элемента ИЛИ, три элемента И, сумматор по модулю два и многоразр дный комбинационный . сумматор, при этом преобразователь кода состоит из двух элементов ИЛИ, двух эле- ментов 2И-ИЛИ и сумматора по модулю два. Сумматор обеспечивает поразр дное суммирование, начина  со старших разр дов , N операндов. Недостатком  вл етс  то, что в устройстве невозможно выполн ть операции суммировани  чисел, представленныхв обычной двоичной сис теме счислени .

Целью предлагаемого изобретени   вл етс  расширение функциональных воз- можностей.

Поставленна  цель достигаетс  тем, что в устройство, содержащее первый и.второй блоки суммировани , регистр промежуточной суммы и преобразователь Дво ичнОЈС

кода в избыточный код, в состав которого вход т первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по модулю два. Первый вход сумматора по , модулю два соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И- ИЛИ и  вл ютс  первыми вторым выходами преобразовател  двоичного кода в избыточный код, Первые входы первых и вторых групп первого и второго элементов И-И|1И соединены между собой, вторые входы первых групп первого и второго элементов И- ИЛИ соединены между собой, вторые входы вторых групп первого и второго элементе И-ИЛИ соединены со вторым входом сумматора по модулю два. Третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а первого элемента ИЛИ соединен с четвёртым входом первой группы первого элемента И-ИЛИ. Причем первый и второй выхода преобразовател  двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства. .

. Введены сум мзтор-вычислитель, многоразр дный комбинационный сумматор и мультиплексор, а в каждый из блоков суммировани  вход т перва  группа из п тнадцати сумматоров первого пор дка, втора  группа из четырех сумматоров первого пор дка , перва  группа из четырех полныход- норазр дных сумматоров, втора  группа из трех полных одноразр дных сумматоров, треть  группа из двух полных одноразр дных сумматоров и трехразр диый комбинационный сумматор, выходы которого  вл ютс  четырьм  старшими разр дными выходами блока суммировани . Информационные входы.блока суммировани  соединены соответственно с входами сумматоров первого пор дка первой группы, четыре;вы- хода каждого 1-го из которых соединены с i-ми входами соответствующих сумматоров первого пор дка второй группы (,15), первый выход первого сумматора первого1 пор дка которой  вл етс  первым разр дным выходом блока суммировани . Второ й и третий выходы первого сумматора первого пор дка второй группы соединены соответственно с первыми информационными зхо- дами первого и второго полных одноразр дных сумматоров первой группы, вторые информационные входы который соединены соответственно с первым и втоЬым выходами второго сумматора первого; пор дка второй группы, третий и четвертый выходы которого соединены соотвётстЬен- но с первым информационным входом третьего и входом переноса четвертого Иолных одноразр дных сумматоров первой группы. Второй разр дный выход блока суммировани  соединен с выходом суммы первого полного одноразр дного сумматора первой группы, выход переноса которого соединен с входом переноса второго полного одноразр дного сумматора первой группы, выход суммы которого соединен с первым информационным входом первого полного одноразр дного сумматора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого пор дка второй группы. -Выход суммы первого полного одноразр дного сумматора второй группы  вл етс  третьим разр дным выходом блока суммировани . Четвертый разр дный выход блока суммировани  соединен с выходом суммы первого полного одноразр дного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразр дного сумматора второй группы. Четвертый выход первого сумматора первого пор дка второй группы соединен с входом переноса третьего полного одноразр дного сумматора первой группы, второй информационный вход которого соединен со вторым выходом третьего сумматора первого по р дка второй группы. Третий и четвертый выходы третьего сумматора первого пор дка второй группы соединены соответственно с первыми информационными входами четвертого полного одноразр дного сумматора первой группы и третьего полного одноразр дного сумматора второй группы, Выход переноса второго полного одноразр дного сумматора первой группы соединен с входом переноса второго полного одноразр дного сумматора второй группы, первый и второй информационные входы которого соединены соответственно с выходом суммы третьего полного одноразр дного сумматора первой группы и первым выходом четвертого сумматора первого пор дка второй группы , второй выход которого соединен со вторым информационным входом четвертого полного одноразр дного сумматора первой группы. Выход суммы второго полного одноразр дного сумматора второй группы соединен со вторым информационным входом первого полного одноразр дного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразр дного комбинационного сумматора, второй и трет-ий информационные входы которого соединены соответственно с выходами суммы и переноса второго полного одноразр дного сумматора третьей группы, вход переноса

которого соединен с выходом переноса второго полного одноразр дного сумматора второй группы. Первый и второй информационные входы второго полного однораз- 5 р дного сумматора третьей группы соединены соответственно с выходом переноса третьего полного одноразр дного сумматора первой группы и с выходом суммы четвертого полного одноразр дного сумма0 тора первой группы. Выход третьего полного одноразр дного сумматора второй группы, выхода суммы и переноса которого соединены соответственно с четвертым и п тым информационными входами трехраз5 р дного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого пор дка второй группы, третий выход которого соединен со вторым

0 информационным входом третьего полного одноразр дного сумматора второй группы блока суммировани . Причем информационные входы (2j-1)-x разр дов устройства соединены соответственно с информацион5 иыми входами первого блока суммирован , а информационные входы 2j-x разр дов устройства соединены соответственно с ин- формациоиными входами второго блока суммировани  (,N). Выходы первого блока

0 суммировани  соединены соответственно с входами первой группы сумматора-вычислител , входы второй группы которого соединены соответственно с выходами второго блока суммировани . Выходы сумматора5 вычислител  соединены соответственно с входами первой группы многоразр дного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной сум0 мы, информационные входы которого, кроме старшего разр да, соединены соответственно с выходами мультиплексо- ра. Разр дные выходы многоразр дного комбинационного сумматора соединены со

5 сдвигом на один разр д в сторону младших разр дов с входами первой группы мультиплексора и со сдвигом на один разр д в сторону старших разр дов с входами второй группы мультиплексора,-младший разр д0 ный выход многоразр дного комбинационного сумматора  вл етс  третьим выходом устройства. Информационные разр дные выходы промежуточных сумм мультиплек- сора соединены с входами первого элемен5 та ИЛИ преобразователь двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ,

второй вход которой соединён со вторым знаковым выходом мультиплексора, третий

знаковый выход которого соединен со вторым входом первой группы второго элемента И.-ИЛИ, третий вход которого соединен с управл ющим входом устройства.

Кроме того, сумматор первого пор дка содержит первую группу из четырех пЬлньгх одноразр дных сумматоров, вторую группу из двух двухразр дных сумматоров и трех- разр дный сумматор, причем первый, второй и третий информационные входы сумматора первого пор дка соединены соответственно с входами переноса трехразр дного сумматора/первого двухразр дногб сумматора и первого полного одноразр дно го сумматора, четвертый и п тый информационные входы сумматора первого пор дка соединены соответственно с первым и вторым информацонными входами первого полного одноразр дного сумматора, Шестой , седьмой и восьмой информационные входы сумматора первого пор дка соединены соответственное входом переноса и первым и вторым информационными входами второго полного одноразр дного сумматора , дев тый и дес тый информационные входы сумматора первого пор дка соединены соответственно с входами переноса второго двухразр дного сумматора и третьего полного одноразр дного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого пор дка соединены соответственно с первым и вторым информационными входами третьего полного одноразр дного сумматора, Тринадцатый, четырнадцатый и п тнадцатый информационные входы сумматора первого пор дка соединены соответственно с входами переноса и первым .и вторым информационными входами четвертого полного одноразр дного сумматора. Выходы сумм первого и второго полных одноразр дных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразр дного сумматора, третий и четвертый информационные входы которого соединены соответственно с выходами переносов первого и второго одноразр дных сумматоров. Выходы сумм третьего и четвертого полных одноразр дных сумматоров соединены соответственно с первым и вторым информационными входами второго двухразр дного сумматора, третий и четвертый информационные входы которого соединены, соответственно с выходами переносов третьего и четвертого полных одно- разр дных сумматоров, первые выходы первого и второго двухразр дных сумматоров соединены соответственно с первым и вторым информационными входами трехразр дного сумматора, третий и четвертый

0

5

информационные входы которого соединЬ- иы соответственно со вторыми выходами первого и второго двухразр дных сумматз- ров, выходы переносов которых соединены соответственно с п тым и шестым информа- цйШШмй входами трехразр дного сумматора , разр дные выходы и выход переноса которого  вл ютс  выходами сумматора первого пор дка,,

В основу устройства положен алгоритм суммировани  на основе вычислени  рф- р дных сумм с последующих их суммиров а- нйём со сдвигом на один разр д друг относительно друга:

0

5

0

5

0

5

0

(X )..(D

N

I 1 J 1

где 2, aii2 1-  разр дна  сумма.2N c/iafaj 1 . ; емых. ;

Алгоритм вычитани  на основе вычислени  разр дных сумм имеет вид: . . i

nN N.

(2 ал-2 bjoz1 . (2) :

i 1 ) 1 j 1, Алгоритм суммировани , начина  |со старших разр дов, знакоразр дмых чи(|ел выполн етстл в два этапа. На первом эта|пе вычисл етс  промежуточна  сумма

Sj 2(SM-2z+1Ci-r-2J+ 2)aji, (3j;j 1 .

где S - значение промежуточной суммы з обычной двоичной системе счислени :

aii - i-й разр д j-слагаемого в избыточной двоичной системе счислени ,i

На втором этапе вычисл етс  разр д окончательной . суммы .в виде:

( 1, еслиЗ1 А; Ci-(r + i) 1. если-Si| -А; (За)

0 в остальных случа х,-. где А - коэффициент, обуславливающий-выделение весового раз р д аГ результата со знаком, выбираетс  из соотношени : N+1 , где r logaN.« В логической форме Ci-{r-n) записываетс , как: : . :

м ;. :; n i

С( V() 3H3(3n2v3HlU C(V(z-nr3 n3

Si):

где 3 н 1, 3 н 2, 3 н 3, Si -три знаковых у - значащие разр ды промежуточной суммы ,n, rHogzN. |

При алгоритм суммировани  ет вид:... . i

ч г16

. (SM-25Ci-6) + 2 а)ь

. J 1: С | -5

1 , еслиЗ1 17;

Т, еслиЗ - 17 ;

О в остальных случа х,

В логической форме Ci-s записываетс  в виде

C(+)i-5 ЗТГЗ (3 н 2 v 3 н 1 (Si vS2 v Зз); C( н 3 ( v ТнТ).

Алгоритм суммировани  старшими разр дами вперед 2N чисел, представленных в дополнительных кодах, выполн етс  в два этапа. На первом этапе вычисл етс  промежуточна  сумма

2N

2(SM-2r+1Ci-2(r+2)) + 2 aji .(4)

: . . j 1

На втором этапе вычисл етс разр д окончательной суммы

С|-(2г +3)

1. еслиЗ1 А; . 1, если Si - А ; О в остальных случа х,

(4а)

При технической реализации алгоритма необходимо выполнить размножение знаков на (log2N+2) разр дов во всех слагаемых с последующим подсчетом, начина  со старших разр дов, количества знаковых (единичных ) разр дов в каждой разр дной сумме и суммирование этих разр дных сумм со сдвигом на один разр д друг относительно друга, в процессе размножени  знаков ,

Процесс суммировани  старшими разр дами вперед N чисел, представленных в дополнительных кодах, по сним на примере .

Пример

.1010;

.0101;

.01.0.1;

.1001

При алгоритм суммировани  имеет вид:

(SM-23Ci-8) + t ay.

С i

j 1

1. еслиЗ1 5; 41, если Si - 5 ;

О в остальных случа х,

Количество знаковых разр дов определитс  (1од24+2)4 дл  каждого слагаемого.

Техническа  реализаци  алгоритма подробно по сн етс  (см. таблицу).

Сущность предлагаемого изобретени  по сн етс  чертежами, где на фиг.1 - универсальное суммирующее устройство, на фиг.2 - многовходовой блок суммировани , 5 на фиг.З - многовходовой одноразр дный сумматор первого пор дка, на фиг.4 - узел формировани  разр дов окончательной суммы.

Устройство (фиг.1) содержит 1ц,

10 112,-..,1N1,1N2 - информационные входы приема равновесовых разр дов множества чисел, представленных в дополнительных кодах, при этом дл  знакоразр дных чисел 1ц, 121,...,1м1- входы приема положитель15 ных равновесовых разр дов 1i2, 122,...,1N2- входы приема отрицательных равновесовых разр дов,. 2i,22 - блоки суммировани , 3 - многоразр дный сумматор-вычитатель, 4 - узел формировани  разр дов окончатель20 ной суммы, 5 - зход приема признака суммировани , 6 - управл ющий вход приема тактовых импульсов, 7 - управл ющий вход приема сигнала установки О, 8 - вход признака выделени  знакоразр дных кодов, 9 25 управл ющий вход приема сигнала выделени  значащих разр дов, 10i - выход выдачи разр дов суммы (разности) в обычной двоичной системе счислени , 102, Юз- выходы выдачи разр дов суммы в избыточной дво30 ичной системе счислени  в виде (тернарного кода {0+1}) положительных, отрицательных разр дов соответственно. Многовходовой блок суммировани  (фиг.2) содержит: две группы многовходовых сумматоров первого

35 пор дка 11-|-1115; 12i-124; три группы элементов суммировани  соответственно 13i- 134; 141-14з; 15i, 15Z трехразр дный сумматор 16. Многовходовой сумматор первого , пор дка (фиг.З) содержит: группу эле40 ментов суммировани  17i-17 i. два двухразр дных сумматора 18i, 182. один трехразр дный сумматор 19. Узел формировани  разр дов окончательной суммы (фиг.4) содержит: многоразр дный сумма45 тор 20, мультиплексор 21. регистр 22, элемент ИЛИ 23, сумматор по модулю два 24, элементы 2И-ИЛИ 25i, 252, элемент И 26, С внешними устройствами универсальное суммирующее устройство (фиг.1) соединено

50 посредством входов 1n,1i2...-,lNi,lN2 и выходов . При этом входы 1ц-1м1 соединены соответственно со входами многовходового блока суммировани  2i, входы 112-1 N2 - со входами многовходового

55 блока 22. Выходы блоков 2i, 22 соединены соответственно со входами первой и второй группы многоразр дного сумматора-вычислител  3. Выходы сумматора-вычислител  соединены со входами узла формировани  окончательной суммы 4. В многовходовом

блоке суммировани  (фиг.2) первые-четвертые выходы первого-п тнадцатого много- входовых сумматоров соединены с соответствующими первыми одноименными входами первого-четвертого многовхо- довых сумматоров 12г 124 выходы которых, кроме первого выхода многовходового сумматора 12i соединены с одноименными входами элементов суммировани  первой группы 131-13-4, элементов суммировани  второй группы 141-14з, выходы элементов суммировани  первой .группы 1317134, кроме первого выхода первого элемента суммировани  T3i соединены с одноименными входами элементов суммировани  второй группы 14-|-14з, выходы которых, кроме первого выхода первого элемента 14i, соединены с одноименными входами элементов суммировани  третьей группы 15i, 152, одноим ен- ными входами трехразр дного сумматора 16, другие входы которого соединены с соответствующими одноименными выходами элементов суммировани  третьей группы 15i. 152. .

При этом первые выходы многовходового сумматора 121 элементов суммировани  13i, 14i, 15i трехразр дного сумматора 16  вл ютс  выходами многовходового блока суммировани ,..

В узле формировани  окончательной суммы (фиг.4) выходы многоразр дного сумматора 20 соединены со сдвигом влево на один разр д с одной группой входов мультиплексора 21 и со сдвигом вправо, на один разр д со второй группой входов мультиплексора 21. Входы элемента ИЛИ 23, группа входов регистра 22 соединены с группой выходов (п-значащими разр дами промежуточной суммы) мультиплексора 21, младший разр д которого (подключаетс  мультиплексором при суммировании, начина  с младших разр дов) соединен с последним входом регистра промежуточной суммы 22,

; выходы которого соединены со входами одной группы многоразр дного сумматора 20. Выход элемента ИЛИ 23 соединен с одним

входом первой схемы VI элемента 25i. Первый выход знака мультиплексора соединен с вторым входом первой схемы И элемента 25i, первым входом первой схемы И элемента 25а и вторым входом регистра 22. Второй выход знака мультиплексора 21 соединен с одним входом второй схемы И элемента 25, второй схемы И элемента 252 с вторым входом элемента 24, один вход которого соединен с выходом элемента 16, входы которого соединены с выходами элементов 25i, 252. Выход элемента 24 соединен с первым входом регистра 22, Третий выход знака мультиплексора 21 соединен непосредственное

0

5

вторыми входами схем И элемента 252 и через инверторы с третьим входом первой схемы И и вторым входом второй схемы /Г элемента 25i. Выходы элементов 25i, 25J2

соединены с выходами устройства 102, Юз соответственно.. ; Устройство работает в следующих режимах:

В режиме поразр дного суммировани ,

0 начина  с младших разр дов, массива чисел , представленных в обычной двоичной системе счислени .

В режиме поразр дного вычитани , начина  с младших разр дов, массива чисел,

5 представленных в обычной двоичной системе счислени . :

В режиме поразр дного суммировани , начина  со старших разр дов, массива чисел , представленных в избыточной двоичной системе счислени .

В режиме поразр дного суммировани , начина  со старших разр дов, массива чисел , представленных в дополнительных кодах ,

Рассмотрим работу устройства в каждом отдельном режиме. В режиме поразр дного суммировани , начина  с младших разр дов, предварительно настраиваетс  сумматор-вычислитель 3 на режим суммиро0 ваний по признаку, поступающему на вхЬд 5. Мультиплексор 21 настраиваетс  насдйиг, информации в сторону младших разр Дов н а один разр д по сигналу, поступающим|на вход 9. Сбрасываетс  в нуль регистр 22 сиг5 налом, поступающим на вход 7, Затем |на входы 1 ц-1й2 поступаютравновесовь1е р ды в обычной двоичной системе счис ле- ни . При этом в блоках 21, 22 выполн емс  параллельное вычисление разр дных сумм,

0 начина  с младших разр дов, с последую- щим суммированием в сумматоре 20 поразр дных сумм со сдвигом на один разр д друг относительно друга мультиплексором 21 совместно с регистром 22 в соответствии

5 с алгоритмом (1). Результат вычислени  еы- даетс  последовательно, начина  с млад- тих разр дов, из выхода.10i в обычйой двоичной системе счислени ... В режиме поразр дного вычитани , на0 чина  с младших разр дов, предварительно настраиваетс  сумматор-вычитатель 3 на режим вычитани  по признаку, поступающему на вход 5. Мультиплексор 21 настраиваетс  на сдвиг информации в сторону

5 младших разр дов на один разр д. Блбки- руютс  элементы 25ь 252. Сбрасываетс  в нуль регистр 22. Затем на входы 1mlN2 поступают равновесовые разр ды в обычной двоичной системе счислени . Выло тн - етс  в блоках 2i, 2 з параллельное

вычисление разр дных разностей, начина  с младших разр дов, с последующим суммированием в сумматоре 20 поразр дных разностей со сдвигом сумм на один разр д друг относительно друга мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (2). Результат вычислени  выдаетс  последовательно, начина  с младших разр дов, из выхода 1СИ в обычной двоичной системе счислени .

В режиме суммировани  знакоразр д- ных чисел предварительно настраиваетс  сумматор-вычислитель на режим вычитани . Мультиплексор 21 настраиваетс  на сдвиг информации в сторону старших разр дов на один разр д. На вход 9 элементов 25i, 252 поступает сигнал выделени  значащих разр дов результата вычислени . На входы 111,1211..., поступают, начина  со старших разр дов, положительные равно- весовые разр ды знакоразр дных чисел, а на входы 112,122,.., 1 N2 отрицательные рав- новесовые разр ды. При этом в блоках 2i,22 вычисл ютс  промежуточные разр дные суммы, начина  со старших разр дов, с последующим суммированием в сумматоре 20 поразр дных промежуточных сумм со сдвигом этих промежуточных сумм в сторону старших разр дов мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (3). Результат промежуточных разр дных сумм S поступает в преобразователь кода. В преобразователе кода анализируютс  элементами 2И-ИЛИ 25i, 252 три знаковые и п значащие разр ды S . В результате анализа формируетс  знакоразРЯДНЫЙ КОД {0±1} СУММЫ Ci-(r+1) В

соответствии с алгоритмом (За). При этом (+1) выдаетс  (из выхода 102) элементом 2И- ИЛИ 25it когда результата промежуточной суммы S1 больше или равен А, т.е. когда выполн етс  условие S A, a (-1) выдаетс  .(из выхода Юз)элементом 2И-ИЛИ 252, когда результат промежуточной суммы . В остальных ситуаци х элементами2И ИЛИ выдаютс  нули. При выдаче (+1) сумматором 24 по модулю два вырабатываетс  сигнал коррекции знака промежуточной суммы S с (+1) на (-1) и, наоборот, при выдаче (-1) вырабатываетс  сигнал коррекции знака S1 с (-) на (+), причем сигнал коррекции знака промежуточной суммы S1 вырабатываетс , если выполн етс  условие r+1, где 2r+1 максимальна  величина выделенного разр да . В противном случае, т.е., если , коррекци  знака промежуточной суммы не производитс .

В режиме суммировани , начина  со старших разр дов, чисел представленных в

дополнительных кодах, сумматор-вычислитель 3 настраиваетс  на режим суммировани , Мультиплексор настраиваетс  на сдвиг информации в сторону старших разр дов на 5 один разр д. На вход 9 элементов 25i, 252 поступает сигнал выделени  значащих разр дов результата вычислени . На входы 1 п- 1ы2 поступают, начина  со старших разр дов, равновесные разр ды массива

0 чисел, представленные в дополнительных кодах.Процесс суммировани  подробно по сн етс  на приведенном примере и поэтому в за вке не описываетс .

Использование предложенного устрой5 ства позволит расширить функциональные возможности по сравнению с известным техническим решением за счет выполнени  операций суммировани -вычитани  над числами, представленными в различных си0 стемах счислени  (в обычной двоичной системе счислени  и избыточной знакоразр дной двоичной системе счислени ), за счет различных способов приема-передачи данных: младшими разр дами вперед обычных кодов;

5 старшими разр дами вперед знакоразр дных кодов и приема старшими разр дами в перед чисел, представленных в дополнительных кодах. Кроме того, использование предложенного сумматора позволит разрабатывать

0 принципиально новые высокопризводитель- иые ортогональные многопроцессорные системы вертикальной обработки. Где данные хран тс  в ортогональной пам ти в обычной двоичной системе счислени  (что экономит

5 объем пам ти), а обработка выполн етс  старшими (младшими) разр дами вперед. Это позволит повысить быстродействие за счет распараллеливани  процесса вычислени  до поразр дных сумм, а также за счет

0 совмещени  во времени процессов обработки и обмена информацией. При этом при достижении заданной точности вычислени  можно прекатить. При такой организации вычислений отпадает принципиальна  не5 обходимость в организации плавающей зап той ..

Claims (2)

1. Формула изобретени  1. Универсальное суммирующее устройство , содержащее первый и второй блоки

   0 суммировани , регистр промежуточной суммы и преобразователь двоичного кода в избыточный код, в состав которого вход т первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по мо5 дулю два, первый вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И-ИЛИ и  вл ютс  первым . и вторым выходами преобразовател  двоичного кода в избыточный код, первые входы

   первых и вторы групп первого и второго элементов И-ЙЛИ соединены между собой, вторые входы первых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы вторых групп первого и второго элементов И-ИЛИ соединены с вторым входом сумматора по модулю два; третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а выход первого элемента ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, причем первый и второй выходы преобразовател  двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства, о тличающеес  тем, что, с целью расширени  функциональных возможностей за счёт выполнени  операции суммировани  чисел, представленных в двоичной системе счислени , в него введены сумматор-вычитатель, многоразр дный комбинационный сумматор и мультиплексор , а в каждый из блоков суммировани  вход т перва  группа из п тнадцати сумматоров первого пор дка, втора  группа из четырех сумматоров первого пор дка, перва  группа из четырех полных одноразр дных сумматоров, втора  группа мз трех полных одноразр дных сумматоровдреть  группа из двух полных одноразр дных сумматоров и трехразр дный комбинационный сумматор, выходы которого  вл ютс  четырьм  старшими разр дными выходами блока суммировани , информационные входы которого соединены соответственно с

   входами сумматоров первого пор дка первой группы, четыре выхода каждого i-ro из которых соединены с 1-ми входами соответствующих сумматоров первого пор дка второй группы (i 1,15), первый выход первого Сумматора первого пор дка которой  вл етс  первым разр дным выходом блока суммировани , второй итретий выходы первого

   . сумматора первого пор дка второй группы соединены соответственно ;с первыми информационными входами первого и второго полных одноразр дных сумматоров первой группы,вторые информационные входы которых соединены соответственно с первым и вторым выходами второго сумматора первого пор дка второй группы, третий и четвертый выходы которого соединены соответственно с первым информациоин- ным входом третьего и входом переноса четвертого полных одноразр дных сумматоров первой группы, второй разр дный выход блока суммировани  соединен с выходом суммы первого полного одноразр дного сумматора первой группы, выход переноса которого соединение входом переноса второго полного одноразр дного сумматбра первой группы, выход суммы которого динен с первым информационным входом первого полного одноразр дного суммаТора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого пор дка Группы/выход суммы первого полного одноразр дного сумматора второй группы  в|1 етс  третьим разр дным выходом блочка суммировани , четвертый разр дный выход которого соединен с выходом суммы первого полного одноразр дного суммато ра третьей группы, первый информационный

   вход которого соединен с выходом переноса первого полного одноразр дного сумматфра второй группы, четвертый выход первого сумйа- тора первого пор дка второй группы соединен с входом переноса третьего полного одйоразр дного сумматора первой группы. в|го- рой информационный вход которого соединен с вторым выходом третьего сумматора первого пор дка второй группы, третий и четвертый выходы которого

   соединены соответственно с первыми информационными входами четвертого полного одноразр дного сумматора пёрв ой труппы и третьего полного одноразр дного сумматора второй группы, выход переноса

   второго полного одноразр дного сумматора первой группы соединен с входом переноса второго полного одноразр дного суммато1 ра второй группы, первый и второй инфорг а- ционные входы которого соединены соЬтветственио с выходом суммы третьего полного одноразр дного сумматора первой группы и первым выходом четвертого сумматора первого пор дка второй группы, в|г6- рой выход которого соединен с вторым

   информационным входом четвертого пэл- ного одноразр дного сумматора пере ой группы, выход суммы второго полного од поразр дного сумматора второй группы cbe- динен с вторым информационным входом

   первого полного одноразр дного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразр дного комбинационного

   сумматора, второй и третий информаци

   энные входы которого соединены соответственно с выходами суммы и переноса второго полного одноразр дного сумматора

   третьей группы, вход переноса которого единен с выходом переноса второго пол

   со- -ю55 гО одноразр дного сумматора второй группы, первый и второй информационные входы второго полного одноразр дного сумматора третьей группы соединены соответственно с выходом переноса третьего

   полного одноразр дного сумматора перпой

   группы и с выходом суммы четвертого полного одноразр дного сумматора первой группы, выход переноса которого соединен с входом переноса третьего полного одноразр дного сумматора второй группы, выхо- ды суммы и переноса которого соединены соответственно с четвертым и п тым информационными входами трехразр дного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого пор дка второй группы, третий выход которого соединен с вторым информационным входом третьего полного одноразр дного сумматора второй группы блока суммировани , при: чем информационные входы (2j-1)-x разр дов устройства соединены соответственно с информационными входами первого блока суммировани , а информационные входы 2j-x разр дов устройства соединены соответственно с информационными входа- ми второго блока суммировани  ( 1,М), выходы первого блока суммировани  соединены соответственно с входами первой группы сумматора-вычитател , входы вто- рой группы которого соединены соответственно с выходами второго блока суммировани , выходы сумматора-вычитател  соединены соответственно с входами первой группы многоразр дного комбина- ционного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разр да, соединены соответствен- но с выходами мультиплексора, разр дные выходы многоразр дного комбинационного сумматора соединены со сдвигом на один разр д в сторону младших разр дов с входами первой группы мультиплексора и со сдвигом на один разр д в сторону старших разр дов с входами второй группы мультиплексора, младший разр дный выход многоразр дного комб-инационнного сумматора  вл етс  третьим выходом устройства, информацией- ные разр дные выходы промежуточных сумм мультиплексора соединены с входами первого элемента ИЛИ преобразовател  двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен с вторым знаковым выходом мультиплексора, третий знаковый выход которого соединен с вторым входом первой группы второго элемента И-ИЛИ, третий вход которой соединен с управл ющим входом устройства.
2. 2. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что сумматор первого пор дка содержит первую группу из четырех полных одноразр дных сумматоров, вторую группу из двух двухразр дных сумматоров и трехразр дный сумматор, причем первый, второй и третий информационные входы сумматора первого пор дка соединены соответственно с входами переноса трехразр дного сумматора, первого двухразр дного сумматора и первого полного одноразр дного сумматора, четвертый и п тый информационные входы сумматора первого пор дка соединены соответственно с первым и вторым информационными входами первого полного одноразр дного сумматора, шестой , седьмой и восьмой информационные входы сумматора первого пор дка соединены соответственно с входом переноса и первым и вторым информационными входами второго полного одноразр дного сумматора , дев тый и дес тый информационные входы сумматора первого пор дка соедине- ,ны соответственно с входами переноса второго двухразр дного сумматора и третьего полного одноразр дного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого пор дка соединены соответственно с первым и вторым информационными входами третьего полного одноразр дного сумматора, тринадцатый, четырнадцатый и п тнадцатый информационные входы сумматора первого пор дка соединены соответственно с входом переноса и первым и вторым информационными входами четвертого полного одноразр дного сумматор а, выходы сумм первого и второго полных одноразр дных сумматоров соединены соответственно с первым и-вторым информационными входами первого двухразр дного сумматора, третий и четвертый . информационные входы которого, соединены соответственно с выходами переносов первого и второго полных одноразр дных сумматоров, выходы сумм третьего и четвертого полных одноразр дных сумматоров соединены соответственно с первым и вторым информационными входы которого соединены соответственно с выходами переносов третьего и четвертого полных од- поразр дных сумматоров, первые выходы первого и второго двухразр дных сумматоров соединены соответственно с первыми вторым информационными входами трехразр дного сумматора, третий и четвертый информационные входы которого соединены соответственно с вторыми выходами первого и второго двухразр дных сумматоров , выходы переносов которых соединены соответственно с п тым и шестым информационными входами

   трехразр дного сумматора, разр дные выходы и выход переноса которого  вл ютс  выходами сумматора первого пор дка . .. -:.. -/-- -.- .-- -..-: - :,

   Фиг.З

   j-i

   U

   23

   25,

   . 0

   Irn

   25,

   Ю,