SU991418A2 - Устройство дл умножени двух N-разр дных чисел - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  выполнени  операции умножени  двоичных чисел в арифметических устройствах.

По основному авт. св. № 623204 известно устройство дл  умножени  двух п-разр дных чисел, которое, содержит матрицу из элементов И, празр дный регистр множимого, п-разр дный регистр множител , (2п-3)-разр дный первый блок элементов ИЛИ, (2п-1)-разр дный накапливающий сумматор , первый и второй п-разр дные . блоки элементов И, п-разр лный йторой блок элементов ИЛИ, п-разр дный первый блок элементов задержки, причем выходы регистра множимого соединены с первой группой входов матрицы из элементов И, выходы разр дов которой с второго по (2п-2)-й соединены с соответствующими входами элементов ИЛИ первого блока, выходы которого соединены с соответствующими .входами сумматора, входы первого и .(2п-1)-го разр дов которого соединены с выходами соответствующих разр дов матрицы из элементов И, единичные и нулевые выходаа регистра множител  соединены соответственно с первыми входами элементов И первого и второго блоков, выходы.элементов И первого блока соединены соответственно с второй группой входов матрицы из элементов И, выходы элементов И первого блока через элементы задержки первого блока соединены соответственно с первыми входами элементов ИЛИ второго блока, выходы элементов ИЛИ с первого по (п-1)-й которого соединены с вторыми входами элементов ,И первого и второго блоков с второго по п-й соответственно, выходы элементов И второго блока соединены соответственно с вторыми входами элементов ИЛИ второго блока, выход п-го элемента ИЛИ второго блока  вл етс  выходом устройства 1.

Быстродействие известного устройства определ етс  количеством единиц в коде множител . В случа х, когда количество единиц в коде множител  больше, чем количество единиц в коде множимого, данное устройство облада25 ет низким быстродействием.

Целью изобретени   вл етс  повышение быстродействи  устройства за счет назначени  множителем операнда, име30 (ющегр меньшее количество единиц в коде , что уменьшает среднее число тактов работы устройства.

Поставленна  цель достигаетд  тем что устро0ство дл  умножени  двух п-разр дных чисел дополнительно содержит третий и четвертый п-разр дны блоки элементов и, второй и третий П-разр дные блоки элементов задержки первый и второй элементы И, элемент задержки, элемент ИЛИ и блок анализа причем первый и второй выходы блока анализа соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых со.единены с шиной начала работы устройства , выход первого элемента И соединен с первыми входами элементов И третьего и четвертого блоков и через элемент задержки с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, а выход подключен к вторым входам элементов -И первого разр да первого и второго блоков, единичные выходы регистра множимого через элементы задержки второго блока соединены соответственно с вторыми входами элементов И четвертого блока, выходы которых соединены соответственно с входами регистра.множител , единичные выходы которого через элементы задержки третьего блока соединены соответственно с вторыми входами элементов И третьего блока,, выходы которых соединены соответственно с входами регистра множимого, перва  и втора  группа входов блока анализа соединены соответственно с входными шинаг -1 первого и второго сомножителей устройства.

Кроме того, блок анализа содержит два п-разр дных регистра, два (п-1)разр дных блока элементов И и узел сравнени , причем первого и второго регистров соединены соответственно с первой и второй группами входов блока анализа, а их выходы соединены соответственно с первой и второй группой входов узла сравнени  первый и второй выходы которого соед нены соответственно с первым и вторым выходами блока анализа, единичный выход i-ro разр да и нулевой выход ( j+1)-ro разр да каждого из регистров соединены соответственно с дервым и вторым входами i-oro элеrfeHTa И соответствующего блока, выход которого соединен с нулевым входом л-го разр да и единичным входом (i+1)-ro разр да данного регистра (i 1 - п-1).

На чертеже представлена структурна  схема устройства дл  умножени  п-разр дных чисел (дл  п 4).

Устройство содержит матрицу 1 из элементов И, первый блок 2 элементов ИЛИ, регистр 3 множител , регистр 4 множимого, накапливающий сумматор 5,

первый, второй, третий и четвертый блоки 6-9 элементов И, второй блок 10 элементов ИЛИ, первый, второй и третий блоки 11-13 элементов задержки , первый и второй элементы И 14

и 15, элемент 16 задержки, элемент ИЛИ 17, блок 18 анализа, содержащий .два п-разр дных регистра 19 и 20, два (п-1)-разр дных блока 21 и 22 И, узел 23 сравнени .

Устройство работает следующим об-, разом.

Операнды записываютс  в регистры 3 и 4, а также в регистры 19 и 20 блока 18 анализа. После записи one-.

5 рандов в регистрах 19 и 20 блока анализа формируетс  код, у которого все единицы располагаютс  р дом, начина  со старшего разр да, следующим образом. .

Q Если i+1-й разр д регистра 19 (20) (: 1, 2, ..., п-1) находитс  в нулевом состо нии, а i-й разр д регистра - в единичном состо нии, то з-й элемент И блока 21 (22) открыт и

5 единичный сигнал с его выхода уста навливает л+1-й разр д регистра в единичное, а i-й разр д этого регистра в нулевое состо ние. Таким образом , устанавливаетс  такое состо ние регистров 19 и 20, при котором все единицы кода операндов наход тс  в старших разр дах, а нули кода в младших разр дах. Из двух чисел, записанных .в регистрах 19 и 20, большее то, у которого большее количест5б во единиц. Коды чисел из регистров 19 и 20 поступают на узел 23 сравнени .

Если количество единиц в коде множител  меньше или равно количеству

0 единиц в коде множимого, то на выходе узла 23 сравнени  единичный сигнал, который поступает на второй вход элемента И 15, Управл ющий импульс, поданный на вход 24, посту5 пает через элементы И 15 и ИЛИ 17 на входы первых элементов И первого и второго блоков 6 и 7. Если триггер старшего разр да,.егистра множител  находитс  в единичном состо нии, то

0 импульс по вл етс  на выходе .первого элемента И блока 6 и суммирует соот-, ветственно сдвинутый код множимого на сумматоре 5. Импульс с выхода первого элемента И блока б, задержанный

е на первом элементе задержки блока 11 на один такт, через первый элемент ИЛИ блока 10 поступает в следующий разр д множител . Поскольку триггер старшего разр да множител  находитс  в состо нии единицы, первый элемент И блока 7 не пропускает управл ющий импульс на вход первого элемента ИЛИ блока 10, Если триггер старшего разр да множител  -находитс  в нулевом состо нии, то управл ющий

Claims (2)

1. 5 импульс с элемента ИЛИ 17 поступает через первый элемент И блока 7 и эле мент ИЛИ блока 10 в слелующий разр д Поскольку триггер старшего разр да регистра 3 находитс  в нулевом состо нии, первый элемент И блока б не пропускает управл ющий импульс. В остальных разр дах устройство работает аналогично. Если количество единиц в коде мно жител  больше, чем в коде множимого то на первом выходе узла 23 сравнени  единичный сигнал, который поступает на второй вход элемента И 14. Управл ющий импульс с входа 24 поступает через элемент И 14 на входы элементов И третьего и четвертого блоков 8 и 9. Код из регистра 3 множител  через блок 13 элементов задержки и блок 8 элементов И записываетс  в регистр 4 множимого, а код множимого - из регистра 4 через элeменты задержки блока 12 и элементы И блока 9 в регистр 3 множител . Величина задержки на блоках 12 и 13 равна длительности импульса. С выхода элементов И 14 управл ющий импульс , задержанный на один такт на элементе 16 задержки, поступает на вход элемента ИЛИ 17. Далее устройстйо работает описанным выше способом. По вление импульса на.шине 25 выхода означает, что процесс умножени  закончен, В сумматоре 5 формируетс  результат умножени . Дл  умножени  чисел требуетс  чис ло тактов, равное количеству единиц в.регистре множител , если множитель имеет меньшее или равное с множимым количество единиц и на один такт больше, чем число единиц множимого, если оно имеет меньше единиц, чем множитель. Таким образом, быстродействие предложенного устройства определ етс  минимальным количеством единиц в одном из операндов и, следовательно , среднее быстродействие устройства при умножении чисел выше, чем быстродействие известного устройства Формула изобретени  1. Устройство дл  умножени  двух п-разр дных чисел по авт. св. № 623204, отличающеес  тем, что, с целью- повышени  быстродействи , дополнительно содержит третий и четвертый п-разр дные блоки элементов И, второй и третий п-разр дные блоки элементов задержки , два элемента И, элемент ИЛИ, элемент задержки и блок анализа, при .чем первый и второй выходы блока анализа соединены соотйетственно с первыми входами первого и второго элементов И, вторые входы которых соединены с шиной начала работы устройства , выход первого элемента И соединен с первыми входами элементов И третьего и четвертого блоков и через элемент задержки с первым входом .элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, а выход подключен к вторым входам элементов И первого разр да первого и второго блоков, единичные выходы регистра множимого через элементы задержки второго блока соединены соответственно с вторыми входами элементов И четвертого блока, выходы которых соединены соответственно, с входами регистра множител , единичные выходы которого через элементы задержки третьего блока соединены соответственно с вторыми входами элементов И третьего блока, выходы которых соединены соответственно с входами регистра Множимого, перва  и втора  группы входов блока анализа соединены соответственно с входными шинами первого и второго сомножителей устройства.
2. 2. Устройство по п. 1, о т л ичающеес  тем, что блок анализа содержит два п-разр дных регистра , два Сп-1) разр дных блока элементов И и узел сравнени , причем входы первого и второго регистров соединены соответственно с первой и второй группами входов блока айализа, а их выходы соединены соответственно с первой и второй группой входов узла сравнени , первый и второй выхода которого соединены соответственно с первым и вторым выходами блока анализа , единичный выход i-ro и нулевой выход (i+1)-ro разр дов каждого из регистров соединены соответственно с первым и вторым входами i-ro элемента И соответствуюшего блока, выход которого соединен с нулевым входом i-ro разр да и единичным входом (it-l)-ro разр да даннох о регистра (1 1 - п-1). Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 623204, кл. G 06 F 7/52, 1977 fпрототип). ,