SU1575174A1

SU1575174A1 - Устройство дл умножени двух @ -разр дных чисел

Info

Publication number: SU1575174A1
Application number: SU884421483A
Authority: SU
Inventors: Александр Михайлович Романов; Владимир Всеволодович Джус
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1988-05-07
Filing date: 1988-05-07
Publication date: 1990-06-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретени - упрощение устройства. Новым в устройстве вл етс выполнение операции умножени без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей перезаписи дл случа N_мт*98N_мн (N_мт, N_мн - число значащих разр дов множител и множимого). Такое выполнение операции умножени обеспечиваетс за счет дополнительного введени первого 6 и второго 7 коммутаторов. При N_мт*98N_мн обеспечиваетс коммутаци множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разр дов сомножител и коммутаци множител через коммутатор 7 на вход диагональных элементов И 1 матрицы из N² элементов. При N_мт≤N_мн сомножители коммутируютс наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цеп ми коммутации обеспечивает упрощение устройства. 7 ил.

Description

(21)4421483/24-24

(22)07.05.88

(46) 30.06.90. Бюл. № 24 (72) А.М.Романов и В.В0Джус (53) 681.325(088.8)

(56)Справочник по интегральным микросхемам о/Под ред. БоВ.Тарабрина, М0: Энерги , 1981.

Авторское свидетельство СССР № 623204, кло G 06 F 7/52, 1977.

Авторское свидетельство СССР № 991418, кло G 06 F 7/52, 1981.

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ - п-РАЗРЯДНЫХ ЧИСЕЛ

(57)Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретени - упрощение устройства. Новым в устройстве вл етс выполнение операции умножени без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей перезаписи дл случа ЫД1Т N/WH(N4r ,NMH число значащих разр дов множител и множимого). Такое выполнение операции умножени обеспечиваетс за счет дополнительного введени первого 6 и второго 7 коммутаторов При NMT обеспечиваетс коммутаци множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разр дов сомножител и коммутаци множител через коммутатор на вход диагональных элементов К 1 матрицы из п элементов. При NMT 4- N сомножители коммутируютс наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цеп ми коммутации обеспе-i чивает упрощение устройства. 3 ил.

(Л

нити и п к

unlit

Изобретение относитс к вычислителной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа дл получени произведени двух двоичных чисел, представленных парал лельным кодом.

Цель изобретени - упрощение уст« ройства.

На фиг.1 изображена функциональна схема устройства дл умножени двух |П-разр дных чисел (дл ); на фиг,2 - пример реализации первого ком мутатора; на фиг.З - пример реализа- ции второго коммутатора; на фиг04 - структурна схема блока последовательного опроса значащих разр дов сомножител ; на фиг.5 - структурна схема блока сравнени кодов; на фиг,б - при мер реализации блока синхронизации; на фиг,7 - временные диаграммы управл ющих сигналов блока синхронизации.

Устройство дл умножени двух n-разр дных чисел (фиг01) содержит матрицу из пхп элементов 1 И ()- раэр дный блок 2 элементов ИЛИ, n-разр дный регистр 3 множител , n-разр дный регистр 4 множимого, (2п-1)-разр дный накапливающий сум- матор 5, первый коммутатор 6, второй коммутатор 7, блок 8 последовательного опроса значащих разр дов сомножител , блок 9 сравнени кодов,, блок

10.синхронизации, вход Н первого сомножител устройства, вход 12 второго сомножител устройства, управл ющий вход 13 Пуск устройства, выход 14 результата устройства, выход 15 Конец устройства.

Первый коммутатор 6 (фиг.2) содержит четыре группы по п элементов И в каждой 16-19 и две группы по п элементов ИЛИ в каждой 20 и 21.

Второй коммутатор 7 (фиг.З) содер- жит две группы по п элементов К в каждой 22 и 23 и группу из п элементов ИЛИ 24.

Блок 8 последовательного опроса значащих разр дов сомножител (фиг«4) содержит первую группу из п элементов И 25р группу из п элементов ИЛИ 26, группу из п элементов задержки 27 и вторую группу из п элементов И 28.

Блок 9 сравнени кодов (фиг„5) содержит первую группу из п элементов И 29, первую группу из п триггеров 30, первую группу из (n-l)-ro элемента И 31, схемы 32 сравнени , вторую,

о

5

0

5

группу из п триггеров 33, вторую группу из (n-l)-ro элемента И 34 и вторую группу из п элементов И 35.

Блок 10 синхронизации (фиг.6) содержит формирователь 36 импульса, элемент НЕ 37, группу из (п+1) элементов задержки 38 и (п-1)-входовой элемент ИЛИ 39„

Блок 10 синхронизации организует синхронную работу отдельных блоков в устройстве дл умножени . Работа блока 10 синхронизации начинаетс с поступлени на его управл ющий вход по входу 13 Пуск устройства сигнала (фиг,7а). Под действием этого сигнала блок 10 синхронизации формирует следующую последовательность управл ющих импульсов:

управл ющий импульс установки в ноль триггеров блока 9 и накапливающего сумматора 5 (фиг«7б);

управл ющий импульс прием сомножителей в регистры множител 3 и множимого 4, а также в триггеры блока 9 (фиг„7в);

управл ющие импульсы сдвига кодов сомножителей в триггерах блока 9 сравнени кодов (фиг,7г) |

управл ющий импульс опроса значащих разр дов сомножителей в блоке

8последовательного опроса значащих разр дов сомножител (фиг„7д).

Устройство дл умножени двух n-разр дных чисел работает следующим образом.

Операнды сомножителей, поступающие по входам 11 и 12 первого сомножител и второго сомножител устройства, одновременно записываютс соответственно в регистры 4 и 3 множимого и множител , а также в блок 9 сравнени кодов г После записи операндов в блок

9в последнем производитс преобразование кодов операндов из позиционной двоичной системы счислени в код унитарного счислени , сравнение этих кодов и выработка соответствующих сигналов Больше или Меньше-равно. Если количество единиц в коде второго сомножител , поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множител , меньше или равно количеству единиц в коде первого сомножител , поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, - то на выходе Меньше-равно блока 9

515

формируетс сигнал Меньше-равно.

Данный сигнал, поступа на второй управл ющий вход первого коммутатора 6, обеспечивает коммутацию пр мых и инверсных информационных выходов регист ра 3 множител с пр мыми и инверсными информационными входами блока 8 последовательного опроса значащих разр дов сомножител , а также, поступа на первый управл ющий вход второго коммутатора 7, обеспечивает коммутацию пр мых информационных выходов регистра 4 множимого с первыми входами соответствующих элементов 1 К матрицы. Управ л ющий импульс с выхода блока 10 синхронизации , поступа на управл ющий вход блока 8 последовательного опроса значащих разр дов сомножител , обеспечивает последовательный, начи- на с младшего разр да, опрос значащих разр дов второго сомножител , хранимого в регистре 3 множител . Если триггер младшего разр да регистра 3 множител находитс в единичном со- сто нии, то импульс, поступающий на управл ющий вход блока 8 последовательного опроса значащих разр дов сомножител , по вл етс на информационном выходе младшего разр да блока 8 Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируетс первое частичное произведение. В этом случае, когда блок 9 вырабатывает управл ющий сигнал Меньше-равно, первое и еле- дующие частичные произведени представл ют собой соответственно несдвинутый и сдвинутый на требуемое число разр дов влево код первого сомножител , хран щийс в регистре 4 множимого . Сформированное таким образом первое частичное произведение через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 дл накоплени соответствующей суммы частичных произведений. После задержки на один такт работы устройства в блоке 8 последовательного опроса значащих разр дов сомножител импульс производит опрос следующего более старшего, разр да регистра 3 множител . Длительность первого такта работы устройства, так же, как и всех следующих, определ етс с учетом времени выполнени операции сумми- ровани в накапливающем сумматоре 5. Если триггер младшего или любого другого разр да регистра 3 множител

$ ., 20 25 5

30

0

5

0

Ц-6

находитс в нулевом состо нии, то импульс без задержки на один Такт работы устройства в блоке 8 последовательного опроса значащих разр дов сомножител производит опрос следующего , более старшего, разр да регистра 3 множител . Далее, таким же образом , последовательно один за другим производитс опрос остальных, более старших разр дов регистра 3 множител и устройство работает аналогично . По вление импульса на выходе 15 устройства Конец поступающего с управл ющего выхода блока 8, означает , что процесс умножени закончен и в накапливающем сумматоре 5 сформировалось соответствующее произведение .

Если количество единиц в коде второго сомножител , поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множител , больше количества единиц, чем в коде первого сомножител , поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого , то на выходе Больше блока 9 формируетс сигнал Больше. Данный сигнал, поступа на первый управл ющий вход первого коммутатора 6, обеспечивает коммутацию пр мых и инверсных информационных выходов регистра 4 множимого с пр мыми и инверсными информационными входами блока 8 последовательного опроса значащих разр дов сомножител , а также,поступа на второй управл ющий вход второго коммутатора 7, обеспечивает коммутацию пр мых информационных выходов регистра 3 множител с первыми входами

соответствующих элементов 1 К матрицы . Управл ющий импульс с выхода блока 10 синхронизации, поступа на управл ющий вход блока 8, обеспечивает последовательныйj начина с младшего разр да, опрос значащих разр дов первого сомножител , хранимого в регистре 4 множимого. Если триггер младшего разр да регистра 4 множимого находитс в единичном состо нии, то импульс , поступающий на управл ющий вход блока 8, по вл етс на информационном выходе младшего разр да блока 8. Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируетс первое частичное произведение,, В этом случае,

715751

когда блок 9 вырабатывает управл ю- , щий сигнал Больше, первое и следующие частичные произведени представл ют собой соответственно несдвинутый и сдвинутый на требуемое число разр дов влево код сомножител , хран щийс в регистре 3 множител Сформированное таким образом первое частичное произведение , как и при выработке блэком 9 сигнала на выходе Меньше-равно, через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 дл накоплени соответствую™ щей суммы частичных произведений; Да- ( лее устройство работает, как и при выработке блоком 9 сигнала на выходе Меньше-равно, однако при этом опрашиваютс старшие разр ды регистра 4 множимого.

10

20

Claims

Формула изобретен и Устройство дл умножени двух n-разр дных чисел, содержащее матрицу из пхп элементов И, (2п-3)-разр дный блок элементов ИЛИ, n-разр дные регистры множител и множимого, (2п-1)- раэр дный накапливающий сумматор, блок последовательного опроса значащих разр дов сомножител и блок сравнени кодов, причем информационные входы n-раэр дного регистра множимого соединены с соответствующими информационными входами первой группы блока сравнени кодов и вл ютс входом первого сомножител устройства , информационные входы п-разр д- ного ревкстра множител соединены с соответствующими информационными входами второй группы блока сравнени кодов и вл етс входом второго сомнжител устройства, первые входы 1-х элементов И каждого столбца матрицы (,...,п) объединены между собой, вторые входы 1-х элементов И каждой строки матрицы объединены между собой , выходы элементов И матрицы, кроме выходов (1,п)-го и (п, 1)то элементов И матрицы, соединены с соответствующими входами (2п-3)-разр дного блока элементов ИЛИ, выходы которого соединены с соответствующими информационными входами разр дов ()-разр дного накапливающего сумматора , выходы которого соединены с выходом результата устройства, выходы (1,п)го и (п,1)-го элементов И

8

0

0

5

0

5 0

45

50

55

матрицы соединены соответственно с информационными входами первого и ()-го разр дов (2п-1 разр дного накапливающего сумматора, вторые входы (i,l)-x элементов И матрицы соединены с соответствующими информационными выходами блока последовательного опроса значащих разр дов сомножител , управл ющий выход которого соединен с управл ющим выходом Конец устройства, отличаю- щ е е с тем, что, с целью упрощени устройства, в него введены первый и второй коммутаторы и блок синхронизации , причем пр мые и инверсные информационные выходы n-разр дного ре- регистра множител соединены соответственно с пр мыми и инверсными информационными входами первой группы первого коммутатора, пр мые и инверсные информационные входы второй группы которого соединены соответственно с пр мыми и инверсными информационными выходами n-раэр дного регистра множимого, пр мые информационные выходы n-разр дных регистров множимого и множител соединены соответственно с информационными входами первой и второй второго коммутатора, первый и второй управл ющие входы которого соединены соответственно с вторым и первым управл ющими входами первого коммутатора и выходами Меньше-равно и Больше блока сравнени кодов„ пр мые и инверсные выходы первого коммутатора соединены соответственно с информационными входами первой и второй групп блока последовательного опроса значащих разр дов сомножител , управл ющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с входами записи n-разр дных регистров множимого и множител и блока сравнени кодов., вход установки в О которого соединен с входом установки в О ()- разр дного накапливающего сумматора и третьим выходом блока синхронизации , четвертый выход которого соединен с входом сдвига кодов блока сравнени , кодов, вход Пуск устройства соединен с входом блока синхронизации , выходы второго коммутатора соединены соответственно с первыми входами (i,l)-x элементов И матрицы.

Фиг 2

Фиг 3

Фиг. 4

Фиг. 5

Фиг.6

I

в

Д

ппп

д е

п

о

t t

-а

Д

Фиг.7