SU1012245A1 - Устройство дл умножени - Google Patents

Abstract

УСТЮЙСТВО ДЛЯ УМНОЖЕНИЯ, содержаыее регистр множимого, регистр) МИожителй, регистр результата, суммаг тор- вычитатель операндов и счетчик/ причем входна  ишна данных соответственно соединена с входами регистра множимого и регистра множители, а - разр дные выходы сумматора-вычитател  собтветстйенно соединены с разр дными входаМи регистра результата, о т л и ч а ю щ ее с   Гем) что, с целью упрощени , в него введены дЬухрйзр дный сумматор-вЫчитатель зйакоб мультиплексоры ПервогЬ н второгоohe рандон , первый и второй диииФраторы, коммутатор и регистр управлени ,причем вход синхронизации устройства соединен с тактовыми входами регистра ; управлени  и счётчика, { li.l-fi/2)-pa3р дные выходы счетчика соединены с COOT вет ст вующими и нформацион ными входами первого дешифратора выход Дешифрации нулевого и Н/2-ГО состо ни  счетчика соответственно соединен с первым- и вторим управл кидико входами второго дешифратора, а йыход даиифрйции nepBoIo состо ни  счетчика соединен с управл ющим входом мультиплексора перво операнда, информационные входы второго донифратора соответственно соединены с выходами Tpeji младших разр дов регистра множител , входы двух старших разр дов которого соответственно соединены С выходами двух мпадших разр дов сумматора-вычи;тател  операндов, выходы остальных разр дов cyNMaTopa-шдчитател  операн:дов дополнительно соединены с раз;рЯдными входами регистра результата со сдвигом вправо на два разр да, дйа старваих входных разр да регистре результата соединены Соответственно ,. с разр дными выходами сумматора-вычйтатёл  знаков, вход ст.аршего разр да .которого соединен с выходом старшего разр да регистра Множимого, а вход ;млад1:аего разр да - с выходом старшего разр да регистра результата,вход переноса сумматора-вычитател  знаков соединен с выходом переполнени  сумi Матора-вйчитател  операндов, информа;ционные входы которого соединены соГответствейно с выходами мультиплек ,соров первого и второго операндов, Гперва  группа входов мультиплексора .первого операнда соединена сортветст; венно с paзp дны вt выходами регнс -ра результата, втора  группа .мультиплексора первого операнда соединена с шиной нулевого потенциала, перва  группа входов мультиплексора N N3 У1 второго.операнда соединена соответственно с разр дными выходами регистра множимого, втора  группа-входов мульi типлексор Звторогр операнда соадине- на с разр дными выходами регистра множимого со сдвигом влево,на один : разр д, а управл к ций вход соединен I первым выходом регистра управлени , : второй и третий выходы которого соединены соответственно с управл ющими входами сумматора-вычитател  операндов и сумматора-вычитател  знаков, четвертый выход регистра управлени  ;соединен с управл ющим Ьходом комму татОра , информационный вход которого соединенс выходом второго дешифратора / а выход коммутатора соединен с .информационным входом регистра управлени .

Description

Изобретение относитс  к области вычислительной техники и может быть использовано в арифметических устроП cTBak. Известно устройство дл  умножени  содержащее регистры множи «юго и множител , схему анализа разр дов, гене ратор импульсов, параллельный сумматор , счетчик дешифратор, управл ющие триггеры, элементы И, элемент задерж ки 11. . Недостатком известного устройства  вл ютс  .большие затраты оборудовани дл  анализа количества единиц и куле в множителе, на организацию сдвигов множимого и регшизацию cyNM&Topa удвоенной разр дности. Известно устройство дл  умножени  содержащее регистры множимого и множител  , комбинационный сумматор, регистр поразр дных суми, регистр пере носа, триггер, дешифратор и группу - элементов И 23. Недостатком известного устройства  вл ютс  значительные затраты оборудовани  на реализацию регистра переносов , регистра поразр дных оумн и группы элементов И. Наиболее близким к предложенному по технической суауюсти  вл етс  уст ройство дл  умножени , содержацее ре гистр множи1« го, регистр множител , регистр результата,суг 1атор-вычмтатель операндов и счетчик, причем входна  шина данных соотаетственно соединена с входами р егистра 11ШожимО го и регистра множител , а разр дные выходы-суивлатора-вычитател  соответственно соединены с разр дк ми входа ми регистра результата . Недостатком известного устройства  вл ютс  значительные затраты оборудовани . Цель изобретени  - упрощение устройства . Поставленна  цель достигаетс  тем , что в устройство, содержащее регистр множимого, регистр множител  регистр результата, сумматор-вычитатель операндов и счетчик, причем входна  шина данных соответственно соединена с входами регистра множиМОго и регистра множител , а разр дные выходы сумматора-вычитате   соот ветственно соединены с разр дными входами регистра результата, введены двухразр дный сумматор-вычитатель знаков, мультиплексоры первого и вто рого операндов, первый и второй дешифраторы , KONDviyTaTop и регистр управлени , причем вход синхронизацил устройства соединен с тактовыми входами регистра управлени  и счетчика. Ц,..h/2)-разр дные выходы счетчикасоединены с соответстёуивдими информа ционными входами первого дешифратора выходы дешифрации нулевого и п/2-го состо ни  счетчика соответственно со единены с первым и вторым управл ющими входами второго дешифратора, а выход дешифрации первого состо ни  ; счетчика соединен с управл ющим дом мультиплексора первого операнда, информационные входы второго дешифратора соответственно соединены с выходами трех младших разр дов регистра множител , входы двух старших разр дов которого соответственно соединеиы с вйподами двух младших разр дов сумматора-вычитател .операндов, выходы остальных разр дов сумматора-вычитател  операндов дополнительно соединены с разр дными входами регистра результата со сдвигом вправо на два разр да, два старших входных разр да регистра результата соединены соот- ветственио с разр дными выходами сумматора-вычитател  знаков, вход старшего разр да которого Соединен с выходом старшего разр да регистра множимого, а вход младшего разр да с выходом craixiiero разр да регистра результата, вход переноса сумматоравычнтател  знаков соединен с выходом переполнени  сумматора-вычитател  операндов, информационные входы которого соединены соответственно с вы ходами мультиплексоров первого и второго операндов, первгл группа входов мультиплексора первого операнда соединена соответственно с разр дными выходшли регистра результата, втора  группа входов мультиплексора первого операнда соединена с итной нулевого потенциала, перва  группа входов мультиплексора второго операнда Соединена соответственно с разр ,дными выходами регистра множимого, втора  группа входов мультиплексора второго операнда соединена с разр дными выходами регистра множимого со сдвигом влево на один разр д, а управл кицйй вход соединен с первым выходом регистра управлени , второй и третий выходы которого соединены соответственно с упрг.вл кнцими входами суммато.ра-вычитател  операндов и сумматора-вычитател  знаков, четвертый выход регистра управлени  соединен с управл и цим входом коммутатора, информационный вход которого-соединен с выходом второго дешифратора, а аыход коммутатора соединен с информационным входом регистра управлени . На фиг.1 Представлена функциональна  схема устройст-ва дл  умножени ,на фиг.2 - второй дешифратор, пример выполнени ; на фиг.3 - коммутатор, пример выполнени ; на фиг.4 - регистр управлени , пример выполнени . Устройстввр содержит с умМатор-Вычи1 атель 1 операнйов, сумматор-вычита-, тель 2 знаков, регистр 3 множимого, регистр 4 ьв1ожЙ1 ел , регистр 5 результата , мультиплексор 6 первого операнда, мультиплексор 7 второго операнда, шину 8 данных устройсхва, счетчик 9, первый дешифратор 10,второй дешифратор 11, коммутатор 12, регистр 13 управлени , вход 14 синхронизации устройства и шину 15 нулевого потенциала, причем выход сумматора-вычитател  1 операндов соединен с входом разр д в разр д и, дополнительно , со сдвигом вправо на два раз ;р да регистра 5 результата, причем выходы двух младших разр дов cyivwaTo ра-вычитател  1 операндов соединены дополнительными входами двух старших разр дов регистра 4 множител , а дополнительные входы двух cTapiuHx разр дов регистра 5 результата соединены с выходом двухразр дного сумматора-вычитатёл  2 знаков, информационные входы каждого разр да которого подключены к выходам знаковых разр дов регистра 3 множимого и регистра 5 результата, а вход переноса соединен с выходом переполнени  сумматора вычитател  1 операндов. Первый инфор мационный вход сумматора-вычитател  1 операндов подключен к выходу мультиплексора 6 первого операнда, первы информационный вход которого соедине с выходом регистра 5 результата, вто рой информационный вход мультиплексо ра б первого операнда подключен к ши не 15 нулевого потенциала устройства ауправл ющий вход мультиплексора б первого операнда соединен с третьим выходом первого дешифратора 10. Второй информационный вход сумматора-вы читател  1 операндов подключен к выходу мультиплексора 7 второго операн да, первый информационный вход которого соединен с соответственно с выходом регистра 3 множимого, второй информационный вход мультиплексора 7 второго операнда подключен- к выходу регистра 3 множимого с сдвигом влево на один разр д, а управл ющий вход мультиплексора 7 второго операнда соединен с первым выходом регистра 13 управлени , второй и третий выходы которого подключены к управл ющим входам сумматора-вычитател  1 операндов и суглматора-вычитател  2 знаков. Шина 8 данных устройства сое динена с входами регистра 3 множимог и регистра 4 множител , выходы младших разр дов которого подключены к информационному входу второго дешифратора 11, выход которого сое-. динен с информационным входом коммутатора 12, управл ющий вход коьадутатора 12 подключен, к четвертому выходу регистра 13 управлени , информаци онный вход которого соединен с выходом коммутатора 12, а тактовый вход регистра 13 управлени  подключен к входу 14 синхронизации устройства н.к тактовому входу счетчика 9, 11-2)разр дные выходы которого соединены с соответствующими информационными входами первохчэ де1иифратора 10, а первый и второй выходы первого дешифратора 10 соответственно соединены с первым и вторым управл кмгдами входами второго дешифратора 11. Второй дешифратор 11 сйдеэжит два элемента НЕ 16 и 17,элементы И 18-241 и элементы ИЛИ 25-28. Первый информационный вход второго де1иифратора 11 (п-й разр д множител  ) соединен с вторым входом элемента И 21, первый вход которого соединен с вторым управл ющим входом второго дешифратора 11 и с первым входом элемента ИЛИ 28, второй вход которого подключен к пер вому управл ющему входу второго дешифратора 11, ко второму входу элемента И 19 и к первому входу элемента И 24. Второй информационный вход второго дешифратора 11 {п-1)-й разр д множи- тел ,) соединен с вторым входами элементов И 23 и 24, с третьим входом элемента И 20 и через элемент НЕ 17 подключен к первым входам элементов И 19 и 22 и к третьему входу элемента Н 18. Третий информационный вход второго дешифратора 11 (П-2)-й разр д множител  ) соединен с вторым входом элемента И 22, с третьим входом элемента И 23 и через элемент НЕ 16 подключен к вторым входам элементов И 19 и 20, первые входы которых соединены с выходом элемента ИЛИ 28, с третьим входом элемента VI 22 и с первым вхо- . дом элемента И 23. Выходы элементов И 18 и 19 через элемент ИЛИ 25 соединены с первым выходом второго дешифратора 11 (шина ООМ , выход . элеме1«га И 20 соединен с вторым выхот дом второго дешифратора 11 (шина 01 ), BHXOJWJ элементов И 21 и 22 через элемент ИЛИ 26 соединены с третьим выходом второго дешифратора 11 (шина 10), выходы элементов И 23   24 через элемент ИЛИ 27чсоединены с четвертым выходом второго дешифратора 11 (шина . Коммутатор 12 содержит э емен--..; ты И 29-35, элементы ИЛИ 36-38 и элемент НЕ 39. Первый информационный вхо (шина 00) коммутатора 12 сое-, динен с вторым входом элемента И 30, первый вход которого соединен с первыми входами элементов И 32, 34 и 35 и с управл ющим входом, который через элемент НЕ 39 подключен к первым входам элементов И 29, 31, 33. Втофой информационный вход (шина 01) -коммутатора 12 соединен с вторыми входами элементов И 29 и 32, третий .информационный вход (шина 10) коммутатора 12 соединен с вторым входами элементов И 31 и 34, а четвертый информационный вход (мина 11) соединен с вторыми входами элементов И 33, и 35. Выходы элементов И 29 и 30 через элемент ИЛИ 36 подключены к первому выходу коммутатора 12 (шина 01 ), выходы элементовИ 31 и 32 через эле мент ИЛИ 37 соединен с вторым выходо коммутатора 12 (шина 10 ), выходы элементов И 33 и 34 через элемент ИЛ 38 Подключены к третьеглу. выходу коммутатора 12 (шина 11, а выход эле мента И 35 подключен к четвертому вы ходу коммутатора 12 (.шина Перенос) Регистр 13 управлени  содержит триггеры 40г43 и элементы ИЛИ 44 и 45 Тактовый вход регистра 13 управле ни  соединен с тактовыми входами триггеров 40-43, информационные входы Которых соединены с информациойны ми входами регистра 13 управлени  следующим образом: вход триггера 40 соединен с вторым входом (шина 10) который сбвместно с первым входом (шина 01) через элемент ИЛИ 45 сое динен с входом триггера 41. Третий вход (шина 11) подключен К входу триггера 42, а четвертый вход (шина Перенос ) соединен с входом триггера 43. Выходы триггеров 40,41 и 42 соединены с первым, вторым и третьим выходами регистра 13 управлени  соот нетственно, кроме того, выход тригге ра 42 совместно.с выходом триггера 45 через элемент ИЛИ 44 соединен с четвертым выходом регистра 13 управлени . Устройство дл  умножени  работает следующим образом. Перед началом операции множимое и множитель поступают с шины 8 данных устройства на регистр 3 множимого и регистр 4 множител . В исходном положении на первом вы ходе первого дешифратора 10 формируетс  сигнал нулевого состо ни  счетчика 9 циклов, по которому второй де шифратор 11 расшифровывает значение п-го разр да регистра 4 множител . В исходном положении регистр 13 управлени  находитс  в нулевом состо нии . В начале первого цикла на вход 14 синхронизации поступает сигнал , по которому счетчик 9 циклов пе реходит из нулевого состо ни  в состо ние 1., вследствие чего, на первом выходе первого дешифратора 10 сигнал исчезает, а на третьем выходе формируетс  сигнал первого состо ни  счетчика 9, поступающий на управл ющий вход мультиплексора б первого операнда и обеспечивающий передачу на первый вход- сумматора-вычитател  операндов нулевого кода с шины 15 ну левого потенциала устройства. По этому же тактовому сигналу регистр 13 управлени  фиксирует рас1чиф jpofiaKHoe вторым дешифратором 11 и пропущенное без изменени  через коммутатор 12 значение п-го разр да мно жител . Дл  каждого цикла умножени  вырабатываютс  управл ющие сигналы, ,. которые хран тс  на регистре 13 управлени  на прот жении всего цикла до прихода очередного сигнала на входе 14 синхронизации. Третий выход регистра 13 управлени  обеспечивает вычитание множимого из частичного произведени , второй выход регистра 13 управлени  управл ет сложением множимого с частичным произведением на сумматоре-вычитателе 1 операндов, и первый выход регистра 13 управлени  управл ет работой мультиплексора 7 второгр операнда (при наличии сигнала на этом вы- ходе на втор-Ы вход сумматора-вычитател  1 операндов поступает значение множимого со сдвигом влево на один разр д) . как в перйбм цикле работа суммат1эд)а-вычитател  1 операндов определ етс  COCTOHHI M п-го разр да множител , то в первом цикле множимое или не участвует в работе сумматор а- вычита ел  операндов 1, или складываетс , с первые операндом (в данном случае .с йул ми) со сдвигом . влево на один разр д. . -- . в первом Цикле вследствие отсутстви  сигнала на первом и втором выходах первого (е14Ифратора 10 второй дешифратор 11 анализирует (п-1) и (п2 )-е разр ды множител  дл  формировани  управл ющих сигналов к следующему циклу работы устройства. В конце первого цикла полученное на сумматоре-вычитателе 1 операндов первое частичное произьедение поступает на регистр 5 результата со сдвигом вправо на два разр да, примем одновременно с этим по входу 14 синхронизации поступает второй сигнал, продвигаюцнй значение счетчика 9 циклов на единицу и фиксирующий результат анализа (n-l)-ro. и (п-2)-го разр до;& множител  на регистре 13 ущэавлени ; происходит сдвиг множител  на регистре 4 множител  вправо на два разр да, при этом два младших разр да частичного произведени  записываютс  в два старших разр да регистра 4 множител , а выход двухразр дного сумматора-вычитател  2 знаков поступает на входы двух старших разр дов регистра 5 результата. Значение счетчика 9 циклов становитс  равным 2, сигнал, на третьем выходе первого дешифратора 10 исчезает, мультиплексор 7 второго операнда переключаетс  на пропускание .значени  регистра 5 результата на первый вход сумматоравычитател  1 операндов. Начина  со второго цикла и по n/2-й цикл включительно устройство работает аналогично второму циклу; расшифровка очередной пары разр дов множител  на втором дешифраторе 11с коррекцией результата анализа на коммутаторе 12 и записью скорректированного значе , ни  на регистр 13 управлени , полу чение очередного частичного-произве (дени на сумматоре-вычитателе 1 операндов , запись его со сдвигом вправо на два разр да в регистр 5 результата с одновременным сдвигом вправо на два разр да множител  на регистре 4 множител  (в освобождающиес  два .старших разр да регистра 5 ре зультата записываетс  в это врем  вы ход сумматора-вычитател  2 знаков,а в освобождающиес  два старших разр да регистра 4 множител  записываютс  два гшадших разр да сумматора- . вычитател  1 операндов.}. Во врем  выполнени  п/2-го цикла знаковый разр д множител  {в результате сдвигов вправо на два разр да в каждом цикле множител  на регистре 41 . множител ) находитс  на месте (п -1) - го разр да. Счетчик 9. циклов к этому времени насчитывает число циклъв равное п/2 и формирует сигнал на вто ром вшсоде первогс дешифратора 10, разреи1г1Ю ций второму дешифратору 11 анализировать значение только (п-t)-го разр да. При поступлении очередного сигнала по входу 14 синхронизации регистр/ 13 управлени  фиксирует расшифрова ное вторым дешифратором 11 и скорректированное коммутатором 12 значение (n-l)-ro разр да множител  (знакового разр да). (п/2+1)-й цикл отличаетс  от предыду1зих циклов тем, что полученный результат на выходе сумматора-вычитател  1 операндов записываетс - на регистр 5 результата без сдвига вправо на два разр да и сдвиг . вправо на два разр да регистра. 4 множител  не осуществл етс . Таким .образом, полученное произведение (2п-разр дное) распогалаетс  на регистре 5 результата (старша  часть) и на регистре 4 множител  (мпадна  часть). Как показал схемно-техническйй анализ,, предлагаемое устройство дл  умножени  по сравнению с прототигюм позвол ет сократить оборудование за счет исключени  регистра переноса, двух буферных регистров,группы элементов И-ПЕ и 6floKk управлени .

..

fin.l

.J

Г

Ыл

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, регистр результата, сумма-? тор-вычитатель операндов и счётчик/ причем входная шина данных соответственно соединена с входами регистра множимого и регистра множителя, а разрядные выходы сумматора-вычитателя соответственно соединены с разрядными входами регистра результата, о т лич а ю щ ее с я тем* что, с целью упрощения, в него введены двух- __________________________ж_____ разрядный сумматор-вычитатель зКакой* динена с шиной нулевого потенциала, мультиплексоры первого й второго one*- первая группа входов мультиплексора рандов, первый и второйдешифраторы, коммутатор и регистр управления,причем вход сйнхронизации устройства соединен с тактовыми входами регистра управления и счётчика, ( 1../-И/2^разрядные выходы счетчика соединены с соответствующими информационными входами первого дешифратора, выход дешифрации нулевого и h/2-го состояния счетчика соответственно соединен с первым-и вторым управляющими входами второго дешифратора, а Выход дешифрации первого состояния счетчика соединен с управляющим входом мультиплексора первой операнда, информацион- ^: ные входы второго дешифратора соответственно соединены с выходами трей ^;младших разрядов регистра множителя, входы двух старших разрядов которого второго.операнда соединена соответственно с разрядными выходами регистра -множимого, вторая группавходов мультиплексора Второго операнда соединена с разрядными выходами регистра множимого со сдвигом влево на один разряд, а управляющий вход соединен (первым выходом регистра управления, ( второй и третий выходы которого соединены соответственно с управляющими входами сумматора-вычитателя операндов и сумматора-вычитателя знаков, четвертый выход регистра управления соединен с управляющим (входом коммутатора, информационный вход которого соединено выходом второго дешифратора, а выход коммутатора соединен с .информационным входом регистра управления.