SU1151957A1 - Устройство дл вычислени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр данных, дес тичный сумматор, два коммутатора, четыре элемента И, элемент ШШ, элемент НЕ, элемент задержки , триггер, блок синхронизации, содержащий три сдвигающих регистра и элемент И, и блок управлени , причем выход младшего разр да третьей тетрады регистра данных соединен с первыми входами первого и второго элементов И, выходы младших разр дов второй и первой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторов соответственно, выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент НЕ - с вторым входом второго элемента И, выход которого соединен с вторым информационным входом первого коммутатора, выход сумматора соед Гнен с вторым входом элемента. ИЛИ, выход элемента Ш1И соединен с информа-ционным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управл ющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управлени  соответственно , третий управл ющий вход первого коммутатора соединен с третьим выходом блока управлени , вторые входы третьего и четвертого элементов (Я И соединены с четвертым и п тьпч выходами блока управлени , первый вход блока управлени  соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства,а третий вход - с выходом п того элемента И, входы которого соединены с выходами последних разр ел дов сдвигающих регистров, соединенных также со своими информационными вхосо дами, а входы сдвига второго и третьО1 его сдвигающих регистров соединены с выходами последних разр дов первого и второго сдвигающих регистров соответственно , отличающеес  тем, что, с целью повьшени  точности , оно содержит второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первого элемента И, второй вход - с вторым входом третьего элемента И, а третий вход - с выходом старшего

Description

разр да третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устройства , а инверсный выход - с первым входом шестого элемента И, второй вход которого соединен с выходом п того элемента И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управлени  содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управлени   вл етс  первым выходом блока управлени  и соединен с информационным входом второго триггера блока управлени , выход которого соединен с первыми входами первого, второго элементов И блока управлени , второй вход первого элемента И блока управлени  соединен с входом элемента НЕ блока управлени  и с первым входом блока управлени , а второй вход второго элемента И блока управлени  соединен с вьрсодом элемента НЕ блока управле51957

ПИЯ, выход iiejiBoro элемента И блока управлени  соединен с первым входом элемента ИЛИ блока управлени  и  пл етс  п тым выходом блока управлени , выход второго элемента И блока управлени  соединен с информационным входом третьего триггера блока управлени  и  вл етс  вторым выходом блока управлени , выход третьего триггера блока управлени   вл етс  третьим и четвертым выходами блока управлени  и соединен с первым входом третьего элемента И блока управлени  и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управлени , выход третьего элемента И блока управлени  соединен с вторым входом элемента ИЛИ блока управлени , выход элемента ИЛИ блока управлени  соединен с информационньи входом первого триггера, блока управлени , единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управлени  и входом сброса счетчика и  вл етс  вторым входом блока управлени , сдвиговые входы триггеров блока управлени  объединены между собой и.  вл ютс  третьим входом блока управлени .

I

Изобретение относитс  к вычислительной технике и может найти применение при разработке последовательны вычислительных машин, например ЭКВМ.

Известно устройство, предназначен ное дл  вычислени  квадратного корн  при импульсно-числовом способе передачи информации, содержащее два двоиных счетчика, счетный триггер и вентили передачи кода из одного счетчика в другой О .

Недостатком этого устройства  вл етс  его низкое быстродействие, особенно при большой разр дности чисел .

Известно устройство дл  вычислени  квадратного корн , содержащее регистры, два сумматора и схему сравнени  2J.

Недостатками этого устройства  вл ютс  его конструктивна  сложность

за счет использовани  двух сумматоров и сложность алгоритма вычислени , определ юща  сложность блока управлени .

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  вычислени  квадратного корн , содержащее сумматоры, триггер, регистры, элементы И, ИЛИ, элемент задержки, инвертор и блок управлени  Сз J.

Недостатком известного устройства  вл етс  низка  точность вычислени  результата в случае нечетного пор дка подкоренного выражени . Это объ сн етс  тем, что при вычислении последней цифры результата (количество вычисл емых цифр равно разр дности регистра данных) младший разр д делител  выходит за разр дную сетку впра3 во, в результате чего модификаци  де лител  (+2) выполн етс  неправильно. Дл  сохранени  полноразр дной точности результата необходимо увеличивать разр дность операционных ре гистров на один дес тичный разр д, что приводит к увеличению аппаратурных затрат и времени вычислени  функций. Цель изобретени  - повышение точности вычислени  квадратного корн  без увеличени  разр дности операционных регистров, Поставленна  цель достигаетс  тем, что в устройство дл  вычислени квадратного корн , содержащее регистр данных, дес тичный суьсматор, два коммутатора, четыре элемента И, элемент ИЛИ, элемент НЕ, элемент задержки , триггер, блок синхронизации содержащий три сдвигающих регистра и элемент И, и блок управлени , причем выход младшего .разр да третьей тетрады регистра данных соединен с первыми входами первого и второго элементов И, выходы младших разр дов второй и первой тетрады регистра данных соединены .с первыми информационными входами первого и второго коммутаторов соответственно выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом пер вого триггера, выход третьего элемен та И соединен с первым входом элемента ИЛИ и через первый элемент НЕ. с вторым входом второго элемента И, выход которого соединен с вторым информационным входом первого коммутатора , выход сумматора соединен с вторым входом элемента ИЛИ, выход элемента Ш1И соединен с информационным входом регистра данных, выход четвертого элемента И соединен с вто рым информационным входом второго коммутатора, первый и второй управл ющие входы которого соединены с одноименными входами первого коммута тора и подкгаочены к первому и второму выходам блока управлени  соответственно , третий управл ющий вход первого коммутатора соединен с треть выходом блока управлени , вторые 57Л входы третьего и четвертого элементов И соединены с четвертым и п тым выходами блока управлени , первый вход блока управлени  соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства, а третий вход с выходом п того элемента И, входы которого соединены с выходами последних разр дов сдвигающих регистров , соединенных также со своими информационными входами, а входы сдвига второго и третьего сдвигающих регистров соединены с выходами последних разр дов первого и второго сдвигающих регистров соответственно, введены второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первогр элемента И, второй вход.- с вторым входом третьего элемента И, а третий вход - с выходом старшего разр да третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого Соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устрЬйства, а инверсньш выход - с первым входом шестого элемента И, второй вход которого соединен с выходом п того элемента И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управлени  содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управлени   вл етс  первым выходом блока управлени  и соединен с информационным входом второго триггера блока управлени , выход которого соединен с первыми входами первого и второго элементов И блока управлени , второй вход первого элемента И блока управлени  соединен с входом элемента НЕ блока управлени  и с первым входом блока управлени ,. а второй вход второго элемента И блока управлени  соединен с выходом элемента НЕ блока управлени , выход первого элемента И блока управлени  соединен с первым входом элемента ИЛИ блока управлени  и  вл етс  п тьм выходом блока управлени , выход второго элемента И блока управлени  соединен с информационным входом третьего триг« гера блока управлени  и  вл етс  вт рым ВЫХОДОМ блока управлени , выход третьего триггера блока управлени   вл етс  третьим и четвертым выхода блока управлени  и соединен с первым входом третьего элемента И блока управлени  и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управлени  выход третьего элемента И блока управлени  соединен с вторым входом элемента ИЛИ блока управлени , выход элемента ИЛИ блока управлени  соединен с информационным входом первого триггера блока управлени , единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управлени  и входом сброса счетчика и  вл етс  вторым входом блока управлени , сдвиговые входы триггеров блока управлени  объединен между собой и  вл ютс  третьим входо блока управлени . Благодар  введению новых признаков , а именно второго триггера и эле ментов И, выход первого из которых соединен с единичным входом второго триггера., а нулевой выход триггера соединен с входом второго элемента И предлагаемое устройство обеспечивает более высокую точность вычислени  последней цифры корн  при нечетном пор дке аргумента. Ни оДно из извест ных решений не цмеет предлагаемой схемы, и поэтому точность вычислени  последней цифры корн  в известных устройствах tl и 23 при нечетном пор дке аргумента низка . Дл  обеспе чени  необходимой точности результата устройство дл  извлечени  квадратного корн  з1 может быть выполнено с увеличенной разр дностью операционных регистров, что приводит к существенным затратам оборудовани  На фиг.1 представлена схема устройства дл  вычислени  квадратного корн ; на фиг.2 - функциональна  схема блока управлени . Устройство содержит регистр 1 данных,.дес тичный сумматор 2, коммутаторы 3 и 4, блок 5 синхронизации , содержащий три сдвиговых рег-истра 6 - 8 и элемент И 9, элемент ИЛИ 10, триггер 11, элементы И 12-16, элемент 17 задержки, триггер 18, элемент И 19, элементы НЕ 20 и 21, блок 22 управлени  (БУ), выходные шины 23-27 БУ 22, внешнюю шину 28, 957 шины 29 и 30 блока 5 синхронизации, входные шины 31-33 БУ 22. Блок 22 управлени  содержит три триггера 34-36, элементы И 37-39, элемент РШИ 40, счетчик 41 и элемент НЕ 42, Устройство работает следующим образом. Регистр 1 данных хранит три операнда . Операнды хран тс  в регистре 1 таким образом, что одноименные дес тичные разр ды разных операндов группируютс  совместно. Подкоренное выражение записываетс  в регистр 1 на место второго (счита  справа) операнда. Перед началом вычислени  в регистр 1 на место первого операнда записываетс  1 в самый старший разр д в случае, если пор док подкоренного выражени  четный. Если пор док подкоренного выражени  нечетный, то установка единицы производитс  со сдвигом вправо на один дес тичный разр д. Далее вьшолн етс  обычный процесс делени  посредством последовательных вычитаний делител  из делимого . При этом на выходной шине 23 БУ 22 вырабатываетс  сигнал, поступающий на коммутаторы 3 и 4 и обеспечивающий вычитание первого операнда из второго. Дл  запуска вычислений по входной шине 28 поступает сигнал, обеспечивающий установку в состо ние Лог.1 триггера 34 и обнуление триггеров 35 и 36 и счетчика 41. На вход 32 БУ 22, соединенный со сдвиговыми входами триггеров 34-36, поступает тактирующий сигнал с вьиода 29 блока 5 синхронизации, чем обеспечиваетс  инхронное изменение управл ющих игналов на выходах БУ 22. С выхода риггера 34 сигнал Лог.1 постуает на вход триггера 35 и на шину 3 БУ 22, с которой далее поступает а коммутаторы 3 и 4 и обеспечивает ычитание первого операнда из второго. Моменты поступлени  импульсов по ине 29 блока 5 синхронизации на вход 2 БУ 22 синхронизированы с моментами кончани  выполнени  микрокоманд, адаваемых выходными сигналами БУ 22. После окончани  вычитани  на вход 2 БУ 22 поступает импульс, который беспечивает занесение Лог.1 из риггера 34 в триггер 35, в результае чего на первые входы элементов 11 И 37 и 38 поступает сигнал Лог,1, В этот момент выполн етс  анализ знака остатка делимого по значению переноса сумматора 2, сформированного пос ле предыдущего вычитани  и поступающе го по шине 31 БУ 22. При положительном остатке на вход 31 БУ 22 поступает сигнал Лог.1, при этом на выходе элемента И 37, соединенном с шиной 27 БУ 22, формируетс  сигнал Лог.1, обеспечивающий модификацию делител . Дл  выполнени  модификации делител  в самом начале работы блока 5 синхронизации триггер 11 устанавливаетс  в состо ние Лог. посредством сигнала, вырабатываемого на выходе элемента И 19, на первый вход которого поступает сигнал с выхо да элемента И 9. Сигнал на выходе элемента И 9 вырабатьгеаетс  в момент прихода регистров 6-8 блока 5 синхронизации в исходное состо ние (наличие Лог.Г в первых разр дах регистров ); дл  этого входы элемента И 9 соединены с выходами последних разр дов регистров 6-8. На второй вход элемента И 19 поступает сигнал с нуле вого плеча триггера 18, который устанавливаетс  в состо ние Лог.О перед началом вычислени  квадратного корн  по шине 28 БУ 22. При наличии Лог.1 на выходе триггера 11 на выходе элемента И 12 формируетс  одиночный импульс, соответствующий младшей единице первого операнда регистра 1. Именно в этот момент производитс  модификаци  делител  (первого операнда). Дл  этого сигнал с выхода элемента И 12 поступает на первый вход элемента И 15, на второй вход которого поступает сигнал по шине 27 БУ 22, разрешающий модификацию делител . С выхода элемента И 15 информаци  поступает на вход коммутатора 4 и далее на вход сумматора 2. Сигнал с выхода элемента И 37 поступает через элемент ИЛИ 40 на вход триггера 34, в результате чего после выполнени  модификации делител  вновь .устанавливаетс  в состо ние Лог.1 триггер 34, и вновь возбуждаетс  шина 23 БУ 22 и выполн етс  вычитание, как описано вьше. Б случае отрицательного остатка производитс  его восстановление, а модификаци  делител  не выполн етс . 7 При отрицательном остатке на вход 31 БУ 22 поступает сигнал Лог.О, при этом на выходе элемента НЕ 42 и соответственно на выходе элемента И 38, соединенном с шиной 24 БУ 22, формируетс  сигнал Лог.1. Этот сигнал по шине 24 БУ 22 поступает на четверть е входы коммутаторов 3 и 4 и обеспечивает прибавление первого операнда к второму (делител  к остатку ) . СигнсШ с выхода элемента И 38 поступает также на вход триггера 36, в результате после прихода очередного импульса на вход 32 БУ 22, сигнал Лог.Г заноситс  в триггер 36, выход которого соединен с шинами 25 и 26 БУ 22. После восстановлени  остатка выполн етс  сдвиг влево остатка и частного, т.е. второго и третьего, операндов, хран щихс  в регистре 1. Непоследовательных вычислительных машинах, использующих динамические регистры, информаци  в которых непрерывно циркулирует вправо, сдвиг влево выполн етс  посредством удлинени  цепи циркул ции на один дес тичный разр д во врем  сдвига влево. Дл  этого на второй информационный вход коммутатора 3 поступает информаци  с третьего выхода регистра 1, а на третий управл ющий вход коммутатора 3 сигнал с выхода 25 БУ 22, разрешающий прохождение информации с третьего выхода регистра 1 на вход сумматора 2 и далее оп ть на вход регистра 1. Одновременно со сдвигом влево остатка в регистре 1 выполн етс  формирование нового делител  (первого операнда, хран щегос  в регистре 1). Дл  этого с выхода 26 БУ 22 сигнал Лог.1 поступает на первый вход элемента И 14, на второй вход которого поступает импульс, вьфабатьшаемый описанным выше образом на выходе элемента И 12. Третий вход элемента И 14 св зан с выходом элемента НЕ 21, на вход которого поступает сигнал с выхода первого разр да регистра 8 блока 5 синхронизации. Такт образом, выработка сигнала на выходе элемента И 14 возможна только при нулевом значении первого разр да регистра 8. Сигнал Лог.1, по вившийс  на выходе элемента И 14, поступает на вход элемента ИЛИ 10 и на вход элемента НЕ 20, на выходе которого формируетс  Лог.О, в результате чего элемент , И 13 запираетс . Последовательный двоично-дес тичный сумматор 2 имеет задержку, равную одной тетраде,- поэтому младша  единица делител  сдвинетс  на один дес тичный разр д вора во. Это соответствует формированию нового делител . Одновременно к счет 1чику 41 прибавл етс  единица. Выход .третьего триггера 36 соединен также ci первым входом элемента И 39,второй. ;вход которого .соединен с выходом счетчика 41, на котором вырабатываетс  сигнал Лог.1 до момента накоплени  в счетчике 41 величины,равной разр дности частного. После этого на выходе счетчика 41 устанавливаетс  Лог.О. Сигнал с выхода элемента И 39 через элемент ИЛИ 40 поступает на вход триггера 34. образом, циклы вычислени  цифр частного выполн етс  до тех пор, пока не получают частное полной разр дности . Перед вычислением последней .цифры частного в случае нечетного пор д ка подкоренного выражени  в младшем разр де делител  оказываетс  Лог.1 При формировании делител  дл  последней цифры частного единица на первом выходе регистра 1 по вл етс  в момент нахождени  Лог.1 в первом разр де регистра 8 блока 5 синхронизации . 957-10 Поэтому при наличии единичного сигнала на выходе 26 БУ 22 в момент формировани  одиночного импульса на выходе элемента И 12 на всех входах элемента И 16 имеютс  сигналы Лог.Г, в результате чего на выходе элемента И 16 вырабатываетс  сигнал, производ щий установку триггера 18 в единичное состо ние. Нулевой выход триггера 18 соединен с входом элемента И 19, поэтому он запираетс , в результате чего сигнал с выхода элемента И 9 не может пройти на единичный установочный вход триггера 11. Триггер 11 остаетс  в нулевом состо нии, а делитель - неизменным в течение всего цикла вычислени  последней цифры частного (в случае нечетно1о пор дка аргумента), После получени  последней цифры вычисление квадратного корн  заканчиваетс . Предлагаемое устройство дл  вычислени  квадратного корн  позвол ет получить последнюю дес тичную цифру корн  с высокой точностью. При этом увеличение точности достигаетс  без увеличени  разр дности операционных регистров и времени вычислени  результага , Введенные дополнительные элементы триггер , два элемента И и элемент НЕ требуют дл  своей реализации весьма незначительных затрат оборудовани .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр данных, десятичный сумматор, два коммутатора, четыре элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, триггер, блок синхронизации, содержащий три сдвигающих регистра и элемент И, и блок управления, причем выход младшего разряда третьей тетрады регистра данных соединен с первыми входами первого и второго элементов И, выходы младших разрядов второй и первой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторов соответственно, выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент НЕ - с вторым входом второго элемента И, выход которого соединен с вторым информационным входом первого коммутатора, выход сумматора соединен с вторым входом элемента.ИЛИ, выход элемента ИЛИ соединен с информа·' ционным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управляющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно, третий управляющий вход первого коммутатора соединен с третьим выходом блока управления, вторые входы третьего и четвертого элементов И соединены с четвертым и пятым выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства,а третий вход - с выходом ₍пятого элемента И, входы которого соединены с выходами последних разрядов сдвигающих регистров, соединенных также со своими информационными вхо- ’ дами, а входы сдвига второго и третьего сдвигающих регистров соединены с выходами последних разрядов первого и второго сдвигающих регистров соответственно, отличающееся тем, что, с целью повышения точности, оно содержит второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первого элемента И, второй вход - с вторым входом третьего элемента И, а третий вход - с выходом старшего разряда третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устройства, а инверсный выход - с первым входом шестого элемента И, второй вход которого соединен с выходом пятого элемента И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управления содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управления является первым выходом блока управления и соединен с информационным входом второго триггера блока управления, выход которого соединен с первыми входами первого, второго элементов И блока управления, второй вход первого элемента И блока управления соединен с входом элемента НЕ блока управления и с первым входом блока управления, а второй вход второго элемента И блока управления соединен с выходом элемента НЕ блока управле ния, выход первого элемента И блока управления соединен с первым входом элемента ИЛИ блока управления и является пятым выходом блока управления, выход второго элемента И блока управления соединен с информационным входом третьего триггера блока управления и является вторым выходом блока управления, выход третьего триггера блока управления является третьим и четвертым выходами блока управления и соединен с первым входом третьего элемента И блока управления и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управления, выход третьего элемента И блока управления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен с информационньвц входом первого триггера, блока управления, 'единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управления и входом сброса счетчика и является вторым входом блока управления, сдвиговые входы триггеров блока управления объединены между собой и. являются третьим входом блока управления.