SU752335A1

SU752335A1 - Множительное устройство

Info

Publication number: SU752335A1
Application number: SU782650827A
Authority: SU
Inventors: Анатолий Павлович Кондратьев; Валентина Мироновна Ленкова
Original assignee: Предприятие П/Я М-5339
Priority date: 1978-07-31
Filing date: 1978-07-31
Publication date: 1980-07-30

Description

(54) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относитс к вычислительной технике и может быть исполь зовано в арифметических устройствах цифровых ЭВМ малого и среднего клас са. Известны устройства дл умножени двоичных чисел, содержащее параллел ный сумматор и сдвиговые регистры. Умножение в таких устройствах выполн етс одновременно на несколько разр дов множител 1, Известно множительное устройство умножение в котором выполн етс одновременно на четыре разр да множител за счет образовани в каждом шаге умножени двух простых кратных множимого, соответствующих двум парам разр дов множител 2. Недостаток устройства - использование громоздкого трёхвходового сумматора с приведением переносов. Известны также множительные устройства, в которых одновременное умножение на 4 разр да множител обеспечиваетс предварительным вычислением кратных множимого. Кратные хран тс в специально отведенных чейках местной пам ти. Число кратных выбираетс таким, чтобы в процессе умножени на каждую тетраду множител выполн лось меньше подсуммирований к текущему частичному, произведению, причем дл значений тетрад множител от iOOO до 1111 вместо сложени производитс вычитание кратных 3. Недостатком известных устройств вл етс невысокое быстродействие вследствие необходимости на казвдом шаге умножени производить несколько циклов суммировани . Дополнительные циклы требуютс дл подсуммировани старших разр -. дов кратных, так как по разр дности кратные больше множимого и занимают обычно две чейки местной пам ти. Наиболее близким по техническому исполнению вл етс множительное устройство, содержащее сумматор, пам ть кратных множимого, первый и второй сдвиговые регистры, узел управлени , первый йход сумматора подключен к выходу пам ти кратных, второй вход сумматора подключен к выходу первого сдвигового регистра, выход сумматора подключен ко входам сдвиговых регистров, выход младшей тетрады второго сдвигового регистре

подключен ко входу узла управлени , выход которого подключен к адресному входу пам ти кратных 4.

Недостатком данного устройства вл етс HeBbicqKoe быстродействие.

Цель изобретени - -повышение быстродействи .

Дл достижени поставленной цели в устройство, содержащее сумматор, .пам ть кратных множимого, первый и второй сдвиговые регистры, узел управлени , причем выход сумматора подключен ко входам первого и второ сдвиговых регистров и ко входу пам ти кратных, выход младшей тетрады второго сдвигового регистра соединен со входом узла управлени , первый выход которого подключен к адресному входу пам ти кратных, введены реверсивный счетчик, узел хранен старших разр дов кратных множимого, первый и второй входные регистры, причем счетный вход реверсивного счетчика соединен с выходом иереноса старшего разр да сумматора, установочный вход реверсивного счетчика соединен с выходом узла хранени старших разр дов кратных, разрешающий вход реверсивного счетчика соединен со вторым выходом узла управлени , третий выход которого соединен с разрешающим входом старшей тетрады первого сдвигового регистра а четвертый выход - с выходной шиной устройства, выход реверсивного счетчика соединен с информационным входом старшей тетрады первого сдвигового регистра и со входом узл хранени старших разр дов кратных, управл ющий вход узла хранени старших разр дов кратных соединен с первым выходом узла управлени , выход младшей тетрады первого сдвигового регистра.соединен с информационным входом старшей тетрады второго сдвигового регистра, первый вход первого входного регистра соединен первой входной шиной устройства,второй вход первого входного регистра соединен с выходом пам ти кратных, а вьгход - с первым входом сумматора , первый вход второго входного регистра соединен с второй входной шиной устройства, второй вход второго входного регистра соединен с выходом первого сдвигового регистра а выход - со вторым входом сумматора .

На чертеже представлена схема множительного устройства.

Множительное устройство содержит пам ть 1 кратных множимого, первый входной регистр 2, первую входную шину 3 ус±ройства, сумматор 4, второй входной регистр 5, : вторую входную шину 6 устройства, первый регистр 7 сдвига| второй регистр 8 сдвига, младшую тетраду 9 второго регистра сдвига, узел 10

управлени умножением, первый вы- ход 11 узла управлени умножением, узел 12 хранени старших разр дов кратных, реверсивный счетчик 13, старшую тетраду 14.первого регистра сдвига, второй 15 и третий 16 выходы узла управлени умножением, выход 17 переноса из старшего разр да сумматора, выходную шину 18 устройства.

Умно.кение в устройстве выполн ет одновременно на четыре разр да множител , начина с младших разр дов Разр дность сумматора -4 равна разр ности чейки пам ти 1 кратнык и регистров 7,8 сдвига.

В начале операции вычисл ютс кратные множимого А. Так, дл кратного 2А множимое А подаетс на первый 2 и второй 5 входные регистры (с первой 3 и второй 6 вхоных шин устройства) и складываютс в сумматоре 4. Результат с выхода cy;viMaTOpa 4 записываетс в определенную чейку пам ти кратных, а выходной перенос, если он по витс , запомнитс в реверсивном счетчике 13 (предварительно сброшенном в О), и оттуда записываетс в соответствующую чейку узла 12 хранени старших разр дов кратных, представл ющего собой группу ад1 есуемых регистров ( чеек). При вычислении кратного ЗА, кратное 2А считываетс из пам ти 1 кратных и узла 12 хранени старших разр дов. Разр ды кратного, считанные из пам ти 1 кратных, подаютс на первый входной регистр 2, а старший разр д из узла 12 поступает на установочный вход реверсивного .счетчика 13. На второй входной регистр 5 снова подаетс по входной шине б множимое А. После сложени в сумматоре 4 и добавлени выходного переноса (если он по витс ) к содержимому реверсивного счетчика 13 получившеес кратн ЗА запишетс в чейки пам ти 1 кратных и узла 12 хранени старших разр дов.

Подобным же образом вычисл ютс и следующие кратные. Если, например вычисл ютс кратные, соответствующие кодам 0010 - 1000 тетрады множител (2А, ЗА, 4А, 5А, 6А, 7А и 8А) , то узел 12 хранени должен иметь семь чеек дл запоминани в них старших разр дов кратных. Разр дность чеек узла 12 мен етс от одного бита (дл 2А) до четырех бит (дл 8А), Дл кодов 1001 - 1111 в тетраде множител кратные не вычисл ютс , так как при этих кодах суммирование замен етс вычитанием из частичного произведени кратных, соответствующих кодам 0111 - 0001 в тетраде множител .

Перед начапм основных циклов умножени , кратные хран тс в пам ти 1 и узле 12, множитель заноситс (через сумматор) во второй регистр 8 сдвига, а первый регистр 7 сдвига обнул етс .

В каждом цикле умножени , в зависимости от содержимого младшей тетрады 9, узел 10 управлени умножением выдает на выход 11 соответствующий адрес. По этому адресу считываетс из пам ти 1 кратных и узла 12 соответствующее кратное, все разр ды которого, кроме старших занесутс на первый входной регистр 2. Старшие разр ды этого кратного с выхода узла 12 занесутс в реверсивный счетчик через его установочные входы. На второй входной, регистр 5 подаетс частичное произведение (нули в первом цикле) с первого регистра 7 сдвига.

В зависимости от кода в младшей тетраде регистра 8, сумматор 4 выполнит или сложение или вычитание (кратного из частичного произведени ) . При по влении переноса на выходе 17 сумматора 4, он поступит на счетный вход реверсивного счетчика 13 и, в зависимости от сигнала на выходе 15 узла управлени умножением , произойдет или добавление или вычитание единицы из содержимог реверсивного счетчика 13.

После сложени (вычитани ) резултат с выхода сумматора 4 заноситс в первый регистр 7 сдвига, в котором затем произойдет сдвиг полученного частичного произведени вправо на четыре разр да. При сдвиге в сташую тетраду 14 регистра 7 сдвига передаетс по сигналу с выхода 16 узла 10 управлени умножением содержимое реверсивного счетчика 13. Однвр менно множитель хран щийс в регистре 8 также сдвинетс на четыре разр да вправо. В младшей тетраде 9 этого регистра окажетс следующа тетрада множител , а в старшую тетраду регистра 8 заноситс содержимое младшей тетрады регистра 7 сдвига . После умножени на последнюю (старшую) тетраду множител узел 10 управлени умножением выдаст сигнал окончани операции на выходную шину 18. устройства.

Старша часть произведени находитс в регистре 7, младша часть произв.едени - в регистре 8,

Предлагаемое изобретение обеспечивает увеличение быстродействи множительного устройства за счет сокращени в два раза количества циклов суммировани на каждом шаге умножени . Если прин ть разрадность операндов равной 32, то при умножении одновременно на четыре бита множител , в предлагаемом устройстве потребуетс восемь циклов суммировани , вместо шестнадцати.

в два раза также уменьшитс количество циклов сумьчировани при вычислении кратных множимого. Если учесть врем фазы выборки команды, то полное врем выполнени команды .умножени сократитс примерно на 30-50% по сравнению с прототипом.

Claims

Формула изобретени

o

Множительное устройство, содержащее сумматор, пам ть кратных множимого, первый и второй сдвиговые регистры, узел управлени , причем выход сумгиатора подключен ко входам

s первого и второго сдвиговых регист ров и ко входу пам ти кратных, вы;-ход младшей тетрады второго сдвигового регистра соединен со входом узла управлени , первый выход кото0 рого подключен к адресному входу пам ти кратных, отличающеес тем, что, с целью повышени быстродействи в устройство введены реверсивный счетчик, узел хране5 ни старших разр дов кратных, первый и второй входные регистры, причем счетный вход реверсивного счетчика соединен с выходом переноса старшего разр да сумматора, уста0 новочный вход реверсивного счетчика соединен с выходом узла хранени старших разр дов кратных, разрешающий вход счетчика соединен со вторым выходом узла управлени , третий

5 выход которого соединен с разрешаюшим входом старшей тетрады первого сдвигового регистра, а четвертый выход - с выходной шиной устройства, выход реверсивного счетчика соединен с информационным входом старшей

0 тетрады первого сдвигового регистра и со входом узла хранени старших .разр дов кратных, управл ющий вход узла хранени старших разр дов кратных соединен с первым выходом

5 узла управлени , выход младшей тетрады первого сдвигового регистра соединен с информационным входом старшей тетрады .второго сдвигового регистра, первый.вход первого вход0 ного регистра соединен с первой входной шиной устройства, второй вход первого входного регистра соединен с выходом пам ти кратных, а выход - с первым входом сумматора, первый вход второго входного ре5 гистра соединен с второй входной шиной устройства, второй вход второго входного регистра соединен с выходом первого сдвигового регистра, а выход - со вторым входом сумматора .

Источники информации, прин тые во внимание при экспертизе

1, Каган Б.М., Каневский Н.М.

5 Цифровые вычислительные машины и

системы,- М., Энерги , 1973, с. 327 - 346.
2.Электронна вычислительна машина, ЕСг-1050, под ред. Ларионова A.M., М., ,Статистика, 1976, с. 67-69.
3.Дроздов Е.А., Камарницкий В.А., П тибратов А.П. Электронные вычислительные машины единой системы, М., Машиностроение, 1976, р, 819 .4, :
4. Хетагуров Я.А., Малишевский В.В., Потураев О.С. Основы инженерного проектировани управл ющих ЦВМ, М., Сов. радио , 1972, с. 123-134 (прототип).