SU680477A1 - Арифметическое устройство - Google Patents

Description

Это достигаетс  тем, что в предлагаемое устройство введен коммутатор записи байтов второго операнда, вход которого соединен с регистром результата, а выход соединен со вторым входом регистра второго операнда, второй вход коммутатора записи байтов второго операнда соединен со счетчиком адреса первого операнда.

На фиг. 1 представлено предлагаемое арифметическое устройство; на фиг. 2 - схема коммутатора записи байта второго операнда.

Устройство содержит регистр первого операнда 1, регистр второго операнда 2, коммутатор выборки первого опер-анда 3, коммутатор выборки второго операнда 4, сумматор 5, регистр результата 6, коммутатор записи первого операнда 7, коммутатор записи второго операнда 8, счетчики адреса первого и второго операндов 9 и 10, коммутатор приема первого операнда 11, коммутатор приема второго операнда 12, второй вход устройства 13, первую группу входов 14-17, третий вход устройства 18, шину оперативной пам ти 19, элемент И :20, элементов И 21, четвертый и п тый входы устройства 22 и 23.

Предлагаемо устройство служит дл  обработки двоичной и двоично-дес тичной информации при выполнении дес тичных арифметических операций (сложение, вычитание , сравнение, умножение, деление) и логических операций (И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, пересылки пр мые и перекрестные , операции редактировани  и р.аспаковки). дл  сложени  (вычитани  в дополнительном коде) характеристик с плавающей точкой в двоичном коде.

С выходных регистров параллельного сумматора, сдвигател  местной пам ти, оперативной пам ти по шинам соответственно 14, 15, 16, 17 поступает информаци  по восемь байтов на коммутаторы 11, 12 и под действием управлени  принимаетс  на регистры первого, второго операндов 1, 2 в момент времени TI. Далее происходит выборка операндов по байтам из первого и второго регистра с последовательно возрастающими или убывающими адресами байтов в соответствии с сигналом управлени  и состо нием счетчиков адреса байтов 9 и 10 при выполнении дес тичных арифметических и логических . Выбранные байты с учетом корректирующего кода 10i6 к обеим тетрадам байта второго операнда подаютс  на входы сумматора 5 (оба байта подаютс  в пр мом коде дл  сложени  и байт второго операнда аодаетс  в обратном коде с единицей в младщий разр д дл  вычитани ) и суммируютс . 11олученна  сумма корректируетс  путем прибавлени  кода Юц к каждой тетр.аде в случае отсутстви  переноса из данной тетрады и окончательна  сумма байта поступает в регистр 6 результата байтового сумматора 5 в момент времени Ту.

Затем результат сумматора направл етс  коммутатором записи 7 в регистр первого операнда по адресу счетчика 9, а из регистра пересылаетс  в шину оперативной пам ти 19.

В случае выполнени  операций типа нам ть - пам ть второй операнд выбираетс  из пам ти, обрабатываетс  и результат помещаетс  в пам ть по адресу первого операнда . В этом случае может произойти перекрытие полей, т. е. совпадение адреса  чеек пам ти первого и второго операнда и совпадение адреса байта операндов на запись и на считывание. Если операнды перекрываютс , результат операции получаетс  таким же, как если бы операнды обрабатывались по одному байту за один раз и каждый байт результата записывалс  в пам ть сразу же после выборки нужного байта второго операнда.

В предлагаемом устройстве результат байтового сумматора записываетс  в оба регистра первого и второго операндов следующим образом: при совпадении управл ющего сигнала 13 (фиг. 2) и соответствующего состо ни  счетчика адреса байтов 9 на выходе одного из элементов И 20 возникает сигнал, который открывает соответствующую группу элементов 21 и байт информации с регистра результата байтового сумматора 5 поступает в регистр 2. Одновременно сигнал состо ни  счетчика адреса 9 поступает на коммутатор записи первого операнда 7 с соответствующим управл ющим сигналом 18.

Таким образом, результат сумматора записываетс  в оба регистра первого и второго операндов, и в момент обнаружени  перекрыти  полей работа будет продолжена с регистром второго операнда без дополнительного обращени  в оперативную пам ть.

Использование новых признаков - дополнительного коммутатора и новых св зей выгодно отличает предлагаемое устройство обработки информации от прототипа, так как в случае перекрыти  полей нет необходимости обращатьс  в оперативную пам ть за нужным байтом второго операнда, на что потребовалось бы дополнительно 3 такта дл  записи каждого обрабатываемого байта и 2 такта на чтение; за счет этого быстродействие устройства увели1чиваетс  на 15%.

Claims (1)

1.Авторское свидетельство СССР № 437071, кл. С 06 F 7/38, 1973.

2,IBM Sistem Jornal, 1968, v. 7, № 1 Coute Jiptaj Structural aspects of the Sistem, 360.