SU1675897A1 - Устройство дл обработки данных переменной длины - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах цифровых вычислительных машин . Изобретение позвол ет повысить пропускную способность устройства дл  обработки данных переменной длины за счет сокращени  внутреннего цикла работы , а также ускоренного выполнени  операций маскировани  и часто встречающихс  видов логической обработки данных. Устройство реализовано на основном оборудовании процессора и содержит шины 1-4 данных,  вл ющиес  информационными входами-выходами 5-8 устройства, блок 9 пам ти, блоки 10,11 коммутации, арифметико-логический блок 13, коммутатор 12, регистр 16 маски, регистр 18 тетрадных переносов, первый 19 и второй 20 шифраторы маски. Блоки 10 и 11 обеспечивают pea

Description

О

с

00

ю XI

лизацию в устройстве функций сдвига (выравнивани ) и маскировани  данных с помощью масок, формируемых шифраторами 19 и 20. Устройство позвол ет обрабатывать данные переменной длины блоками (полуслово , слово и т.д.), формат которых превышает байт. Устройство обеспечивает

обработку дес тичных данных без применени  схемы дес тичной коррекции, наложение двух разных масок на обрабатываемую информацию, а также оперативное изменение и использование новой маски (новых масок) в каждом цикле работы устройства. 2 ил., 3 табл.

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  обработки данных переменной длины, и может быть использовано в процессорах цифровых вычислительных машин.

Цель изобретени  - повышение пропускной способности.

На фиг. 1 представлена структурна  схема устройства дл  обработки данных переменной длины; на фиг. 2 - предпочтитель- ный вариант реализации блоков коммутации дл  случа  малых универсальных ЭВМ.

Устройство дл  обработки данных переменной длины (фиг. 1) содержит первую 1, вторую 2, третью 3 и четвертую 4 шины данных,  вл ющиес  соответственно первым 5, вторым 6, третьим 7 и четвертым 8 информационными входами-выходами, блок 9 пам ти, первый 10 и второй 11 блоки коммутации, коммутатор 12, арифметико- логический блок 13, блок 14 управлени  сдвигом, выход которого  вл етс  входом 15 управлени  сдвигом, регистр 16 маски, вход которого  вл етс  входом 17 маски, регистр 18 тетрадных переносов, первый 19 и второй 20 шифраторы маски и шину, 21 управлени . Первый выход 22 блока 9 пам ти , первый информационный вход 23 блока 10 коммутации и первый информационный вход 24 второго блока 11 коммутации подключены к первой шине 1 данных, второй выход 25 блока пам ти 9, второй информационный вход26 первого блока 10 коммутации и второй информационный вход 27 второго блока 11 коммутации подключены к второй шине 2 данных, первый информационный вход 28 блока пам ти 9 и выход 29 коммутатора 12 подключены к третьей шине 3 данных, второй информационный вход 30 блока 9 пам ти и выход 31 коммутатора 12 подключены к четвертой шине 4 данных. Выход 32 первого блока 10 коммутации и выход 33 второго блока 11 коммутации соединены соответственно с первым 34 и вторым 35 информационными входами блока 13, выход 36 тетрадных переносов которого подключен к информационному входу 37 регистра 18 тетрадных переносов, а информационный выход 38 - к информационному входу 39 коммутатора 12. Выходы 40 и 41 соответственно первого 10 и второго 11 блоков коммутации объединены и подключены к информационному входу 42 коммутатора

12. Выход 43 регистра 16 маски соединен с входом 44 первого шифратора 19 маски и входом 45 второго шифратора маски, вход 46 которого подключен к выходу 47 регистра 18 тетрадных переносов. Выходы первого

19 и второго 20 шифраторов маски соединены соответственно с информационным входом 48 блока 10 и информационным входом 49 блока 11, вход 15 управлени  сдвигом подключен к информационным входам 50 и

51 блоков 10 и 11 соответственно. Шина 21 управлени  подключена к управл ющим входам 52-61 соответственно блока 9 пам ти , первого 10, второго 11, третьего 12 коммутаторов , блока 13, блока 14 управлени 

сдвигом, регистра 16 маски, регистра 18тетрадных переносов, первого 19 и второго 20 шифраторов маски.

В представленном на фиг. 2 варианте реализации первого 10 и второго 11 блоков

коммутации, учитывающем особенности структурной организации малых универсальных вычислительных машин, каждый из них содержит первый 62 и второй 63 регистры исходных данных, мультиплексоры 64

входных данных и мультиплексор 65 сдвига. Входы 66-1 и 66-2 соответственно регистров 62 и 63  вл ютс  информационными входами 23 (24), 26 (27) блока 10 (11). Вход 67 левого сдвига, вход 68 правого сдвига мультиплексора 65 сдвига и первый 69 информационный вход мультиплексора 64 соединены с выходом 70 первого регистра 62 исходных данных. Второй информационный вход 71, вход 72 левого сдвига и вход 73

правого сдвига мультиплексора 64 соединены с выходом 74 второго регистра 63 исходных данных. Вход 75 маскировани  мультиплексора 64  вл етс  информационным входом 48 (49) блока 10 (11). Входы 76 и 77 управлени  сдвигом соответственно мультиплексора 65 сдвига и мультиплексора 64 образуют информационный вход 50 (51) блока 10 (11), Управл ющие входы 78-81 соответственно первого 62, второго 63 регистров исходных данных, мультиплексора 64 и мультиплексора 65 сдвига, образуют уп- равп ющий вход 53 (управл ющий вход 54) блока 10 (11). Выход 82 мультиплексора 64  вл етс  выходом 32 (33) блока 10 (11), выход 83 мультиплексора 65 сдвига  вл етс  выходом 40 (41) блока 10 (11).

Команды процессора, служащие дл  обработки полей переменной длины, имеют, как правило, формат пам ть-пам ть. В большинстве современных ЭВМ, включа  ЕС ЭВМ, в команде задаютс  адреса и длины первого и второго операндов, результат операции записываетс  на место первого операнда. На расположение операндов относительно целочисленных границ пам ти не накладываетс  существенных ограничений , т.е. операнды (пол  данных) могут начинатьс  с любого байта и заканчиватьс  любым байтом в пределах слова пам ти. При обработке данных переменной длины на основном оборудовании процессора блоками данных, формат которых (полуспово, слово и т.п.) совпадает с форматом основных средств обработки, в первую очередь арифметико-логического устройства, обычно выдел ют следующие этапы: выборка операндов из основной пам ти; выравнивание операндов относительно друг друга (так, чтобы позиции одноименных байтов в пределах целочисленных границ у обоих операндов совпадали); выполнение операции; запись результата в основную пам ть (на место первого операнда).

Устройство работает следующим образом ,

В процессе выборки из основной пам ти (на фиг. 1 не показана) слова операндов поступают на шины 3 и 4 данных,  вл ющиес  информационными входами-выходами 7 и 8 устройства, и через входы 28 и 30 по сигналам с шины 21 записываютс  в блок 9 пам ти. Дл  выравнивани , например, второго операнда относительно первой границы первого операнда определ етс  параметр сдвига, указывающий направление сдвига и количество разр дов, на кото- чрое необходимо сдвинуть второй операнд. Определение параметра сдвига осуществл етс  по значени м двух младших разр дов адресов крайних правых байтов первого

и второго операндов и может быть выполнено двум  пут ми. В первом случае в состав блока 14 управлени  сдвигом вводитс  специальное оборудование, которое вычисл ет

параметр сдвига. Дл  этого вход 15 управлени  сдвигом устройства должен быть подключен к шинам 1 и 2 данных, на которые из блока 9 пам ти через выходы 22 и 25 должны считыватьс  адреса (или младшие разр ды

0 адресов) крайних правых байтов обоих операндов .

Дл  малых универсальных ЭВМ, например терминальных ЭВМ, дл  которых весьма актуальным  вл етс  экономи 

5 оборудовани , целесообразнее определ ть параметр сдвига микропрограммным способом путем анализа кодов крайних правых байтов обоих операндов. В этом случае управление сдвигом второго операнда осуще0 ствл етс  через блок 14 управлени  сдвигом по сигналам от блока микропрограммного управлени  (на фиг. 1 не показан), подаваемым через вход 15 устройства.

Функции сдвига в предлагаемом уст5 ройстве реализуютс  блоками 10 и 11 (фиг. 2). Дл  этого выход 74 регистра 63 подключен к входам 72 и 73 мультиплексора 64 так, чтобы получить на выходе 82 мультиплексора 64 по сигналам управлени , поступаю0 щим-через входы 77 и 80, информацию, сдвинутую соответственно влево и вправо, При выполнении сдвига на четыре разр да к входу 42 коммутатора 12 подключаетс  выход 41 блока 11, при сдвиге на один

5 разр д к входу 42 коммутатора 12 подключаетс  выход 40 коммутатора 10.

Младшее полуслово сдвинутого на четыре разр да слова второго операнда с выхода 33 блока 11 поступает на вход 35 блока

0 13, настроенного через управл ющий вход 56 на функцию транзита по входу 35. С выхода 38 блока 13 младшее полуслово поступает на вход 39 коммутатора 12. Последний по сигналу на входе 55 осуществл ет пр мое

5 подключение входов 42 и 39 на выходы соответственно 31 и 29 либо перекрестное подключение указанных входов на выходы 32 и 29. Подобна  организаци  коммутатора 12 обеспечивает удобство компоновки дан0 ных, например, записываемых в блок 9 пам ти . С выходов 29 и 31 коммутатора 12 сдвинутое слово второго операнда через шины 3 и 4 данных записываетс  в блок 9 пам ти.

5 Аналогично выход 70 регистра 62 подключен к еходам 67 и 68 мультиплексора 65 сдвига так, чтобы получать на выходе 83 мультиплексора 65 по сигналам управлени , поступающим через входы 76 и 81, информацию , сдвинутую соответственно влево и

вправо. Через первый 69 и второй 71 входы мультиплексора 64 информаци  с выходов 70 и 74 соответственно регистров 62 и 63 передаетс  на выход 82 мультиплексора 64 без сдвига. Занесение информации в регистры 62,и 63 через входы 66-1 и 66-2 соответственно осуществл етс  по сигналам шины 21, поступающим через управл ющие входы 78 и 79.

Дл  малых универсальных ЭВМ, в частности терминальных ЭВМ, необходимым и достаточным  вл етс  наличие возможности сдвига информации на один и четыре разр да влево и вправо. Наличие сдвига на один разр д обеспечивает реализацию команд сдвига, а также алгоритмов итеративного получени  результата (умножени , делени  и т.п.). С помощью сдвига на четыре разр да осуществл етс  обработка информации экономического характера, основными элементами которой  вл ютс  цифры, зоны и тому подобное, представл ющие собой четырехразр дные коды, а также реализаци  алгоритмов итеративного получени  результатов, например, в командах обработки дес тичных данных.

В предлагаемом устройстве сдвиг на четыре разр да реализуетс  в блоке 11, сдвиг на один разр д - в блоке 10. Слово второго операнда по сигналам шины 21 управлени , поступающим через управл ющий вход 52, считываетс  на шинах 1 и 2 данных и через входы 24 и 27 по полусловам поступает в блок 11, где по сигналам управлени , поступающим через входы 54 и 51, осуществл етс  его сдвиг на четыре разр да в требуемом направлении. Выход 83 мультиплексора 65 выполнен на элементах, допускающих непосредственное объединение по входу (например , мультиплексор 65 может быть реализован на микросхемах К555КП11, имеющих выход с трем  состо ни ми).

В командах дес тичной арифметики (ЕС ЭВМ) размер операндов не превышает 16 байтов, поэтому в них, как правило, выравниванию подвергаетс  весь операнд. В командах логической обработки данных переменной длины, в которых максимальна  длина операнда может составл ть 256 байтов, выравнивание производитс  последовательно блоками определенной длины.

Если операнд (или его часть) состоит из нескольких слов, описанна  процедура сдвига повтор етс  необходимое число раз. В результате весь операнд (или определенна  его часть) оказываетс  сдвинутым на четыре разр да. Циклы сдвига операнда на четыре разр да повтор ютс  столько раз, сколько это необходимо дл  выравнивани  второго операнда или его части относительно первого операнда. В частности, позиции крайних правых байтов операндов в пределах полуслова могут отличатьс  не более чем на один байт, поэтому при ориентации

на обработку полусловами (что характерно дл  малых ЭВМ) выравнивание либо не требуетс , либо выполн етс  за два последовательных цикла сдвига на четыре разр да. В ходе подготовки к выполнению опера0 ции, а во многих командах - и во врем  выполнени  операции над словами (полусловами ) операндов, интенсивно используетс  аппарат маскировани . Аппарат маскировани  обеспечивает обнуление не5 нужной (паразитной) информации главным образом слева и справа от левой и правой границ операнда соответственно, а также используетс  дл  выделени  различных частей операндов, их сочленени  и т.д. В

0 предлагаемом устройстве аппарат маскировани  обеспечивает формирование и наложение тетрадных масок, что позвол ет эффективно обрабатывать данные переменной длины на уровне их элементарных со5 ставл ющих (цифр, знаков, зон и т.п.).

Маскирование информации, поступающей на вход 34 арифметико-логического блока 13, осуществл етс  в блоке 10 с помощью маски, вырабатываемой шифрато0 ром 19 маски. Маскирование информации, поступающей на вход 35 блока 13, осуществл етс  в блоке 11 с помощью маски, вырабатываемой шифратором 20. Вид маски определ етс  информацией, записанной в

5 регистр 16 маски (дл  первого 19 и второго 20 шифраторов маски) либо в регистр 18 тетрадных переносов (только дл  шифратора 20).

Шифратор 19 маски работает в двух ре0 жимах и может управл тьс  с помощью одного разр да микрокоманды: 0 - нет маскировани  (фактически маскирование с помощью маски FFFF дл  полуслова, где F (1111)2); 1 - маскирование с помощью маски,

5 записанной в регистр 16 маски в соответствии с табл. 1 (дл  полуслова).

Шифратор 20 маски работает в четырех режимах и может управл тьс  с помощью двух разр дов микрокоманды: 00 - нет мас0 кировани  (равносильно формированию дл  полуслова единичной маски FFFF); 01 - маскирование с помощью маски, записанной в регистр 18 тетрадных переносов в соответствии с табл. 2 (дл  полуслова); 11 - маски5 рование с помощью маски, записанной в регистр 16 маски в соответствии с табл. 3 (дл  полуслова).

Занесение информации в регистр 16 маски производитс  по сигналу шины 21, подаваемому через управл ющий вход 58.

Вход регистра 16 маски,  вл ющийс  входом 17 маски устройства, может быть подключен непосредственно к управл ющей пам ти (пам ти микрокоманд) процессора (на фиг. 1 не показана), в этом случае маска  вл етс  одним из полей микрокоманды и может измен тьс  в каждом такте (цикле) работы устройства.

В предпочтительном варианте реализации блоков 10 и 11 (фиг. 2) непосредственно операци  маскировани  выполн етс  в мультиплексоре 64, при подаче на вход 75 маскировани  которого нулевого значени  маски с его выхода 82 считываетс  нуль независимо от значени  входной информации . При построении мультиплексора 64 на микросхемах, например, К531КП2 и их функциональных аналогах функци  маскировани  реализуетс  элементарным образом.

Обработка дес тичных данных в рассматриваемом устройстве не требует схемы коррекции +Ю и выполн етс  следующим образом. Дл  того, чтобы двоичный перенос идентифицировал дес тичный перенос при сложении двух двоично-дес тичных чисел, один из операндов должен быть представлен в коде с избытком 6. Получение одного из операндов в коде с избытком 6 производитс  путем его сложени  на арифметико- логическом устройстве с константой 6666 (дл  полуслова) в шестнадцатеричном представлении . С этой целью полуслова операнда считываютс  из блока 9 пам ти на одну из шин данных, например шину 1 данных, на другую шину данных (шину 2 данных) считываетс , например, из зоны константы с микрокоманды или из ПЗУ констант (на фиг. 1 не показаны) константа 6666. Далее через блоки 10 и 11 слагаемые подаютс  на входы соответственно 34 и 35 блока 13, с выхода 38 которого очередное полуслово операнда в коде с избытком 6 поступает на вход 39 коммутатора 12. Последний обеспечивает выдачу информации как на шину 3 данных, так и на шину 4 данных, с которых она может быть записана в блок 9 пам ти.

При слржении в арифметико-логическом устройстве одного из операндов с другим , представленным в коде с избытком 6, тетрадные переносы по сигналу с шины 21, подаваемому через управл ющий вход 59, фиксируютс  в регистре 18 тетрадных переносов . При этом справедливо следующее правило: тетрады результата, из которых не было переноса, получены в коде с избытком 6, и требуют корректировки; тетрады результата, из которых был перенос, получены в коде 8421 и не требуют корректировки. Полуслово результата, отдельные тетрады которого требуют корректировки, с выхода

38 блока 13 через коммутатор 12 записываетс  в блок 9 пам ти и в следующем цикле (такте) работы устройства считываетс  на шину 1 данных дл  корректировки. Корректировка производитс  с помощью константы 6666, использовавшейс  при получении одного из операндов в коде с избытком 6 и хран щейс  в регистре 63 коммутатора 11 либо вновь считываемой на шину 2 данных

из зоны константы микрокоманды или ПЗУ констант. Корректировка заключаетс  в вычитании из полуслова результата, требующего корректировки, константы 6666, отмаскированной с помощью маски, вид которой определ етс  содержимым регистра 18 тетрадных переносов в соответствии с табл. 2. Откорректированное полуслово результата записываетс  в блок 9 пам ти. Аналогично обрабатываютс  все последующие

полуслова операндов.

П р и м е р 1. Сложить числа 1234 и 5678. Получение числа 1234 в коде с избытком

1234

+ 6666

789А (шестнадцатиричное значение) Выполнение операции сложени 

результат

(неоткорректиро- ванный) тетрадные переносы

789А + 5678

-CF12 (шестнадцатиричное значение)

-0011

(двоичное значение)

Корректировка результата: формирование маски в соответствии с табл 2:

содержимое регистра0011

тетрадных переносов

вид маски (шестнадцати-FFOO ричное значение) наложение маски на константу (в коммутаторе 11): Г

логическое 6666 умножениеF F О О

6600

вычисление константы:

CF 1 2 - 6 6-0 О

результат 6912

При вычитании двоично-дес тичных чисел этап получени  одного из операндов в коде с избытком 6 опускаетс . Корректировка цифр результата выполн етс  аналогично случаю сложени .

П р и м е р 2. Вычесть из числа 9012

число 3458

Выполнение операции вычитани :

9012 3456

5 В В ((шестнадцатиричное зна- 1 У 3 1чение) (Двоичное значение)

тетрадные переносы (1 - нет займами есть заКорректировка результата: формирование маски в соответствии с табл. 2:

1 000

OFFF

Вид маскиО

наложение маски на константу:

логическоеГб 666

умножение 0 F F F , 0666

вычитание константы: 5 В В С , 0666

результат 5556

После корректировки результат по словам считываетс  из блока 9 пам ти на шины 1 и 2 данных и через них передаетс  дл  записи в основную пам ть.

Таким образом, дл  выполнени  операций дес тичного сложени  и вычитани  в предлагаемом устройстве схема коррекции +10И не требуетс . Отсутствие схемы коррекции +10 позвол ет исключить из внутреннего цикла работы устройства задержку, св занную с прохождением информации через эту схему, тем самым повысить пропуск- нуга способность устройства.

Возможности предлагаемого устройства в части ускоренного выполнени  отдель- ных видов логической обработки, главным образом сочленени  различных частей двух операндов друг с другом, иллюстрирует следующий пример.

Пусть требуетс  к цифрам первого операнда подформировать зоны второго операнда (в рамках выполнени  команды ПЕРЕСЫЛКА ЗОН). Оба операнда представлены s зонном формате ЕС ЭВМ: первый операнд - 3i Lb 3i Ui, второй операнд - 32 Ц2 32 Ца, где 3i, 32 - зоны первого и второго операндов; Ui, Ц2 - цифры первого и второго операндов.

Выполнение операции складываетс  из следующих этапов: задание режимов маскировани  с помощью маски, записанной в регистр 16 маски, дл  шифратора 19 и с помощью маски, инверсной по отношению к записанной в регистр 16 маски, дл  шифратора 20: запись в регистр 16 маски двоичного значени  0101, что в соответствии с табл. 1 задает дл  блока 10 маску вида OF, OF, а в соответствии с табл. 3 дл  блока 11 маску вида FOFO (шестнадцатиричные зна- чени ); маскирование в блоках 10 и 11 (полуслов ) соответственно первого и второго операндов, считанных из блока 9 пам ти:

логическое умножение

логическое умножение

3i ui3i Ui

О F О F О ЦтО Ц2

32 Ц2 За Lb FOFO

320 32 О

20

собственно сочленение данных в блоке 13 путем задани  функции ИЛИ (логического сложени ):

логическое

сложение

результат

О Цт 0 Ui

32 0 32 0 .

32 Ui 32 Ui Выполнение указанных действий в рас5 сматриваемом устройстве возможно за один цикл его работы. Аналогично выполн ютс  и другие операции сочленени  или подформировани .

Claims (1)

1. Формула изобретени 

   0 Устройство дл  обработки данных переменной длины, содержащее первый и второй блоки коммутации, блок пам ти, арифметико-логический блок, первый шифратор маски и регистр маски, информацион5 ный вход которого подключен к входу маски устройства, выход которого соединен с первым входом шифратора маски, выход которого соединен с первым управл ющим входом первого блока коммутации, первый

   0 выход которого соединен с первым информационным входом арифметико-логического блока, второй информационный вход которого соединен с первым выходом второго блока коммутации, первые информаци5 онные входы первого и второго блоков коммутации и первый выход блока пам ти через первую шину данных подключены к первому информационному входу-выходу устройства, вторые информационные входы

   0 первого и второго блоков коммутации и второй выход блока пам ти через вторую шину данных подключены к второму информационному входу-выходу устройства, вход управлени  режимом, и адресный вход блока

   5 пам ти, вход кода операции, первый управл ющий вход второго блока коммутации, второй управл ющий вход первого блока коммутации, вход записи регистра маски и второй вход первого шифратора маски подключены к шине управлени  устройства , отличающеес  тем, что, с целью повышени  пропускной способности, оно содержит коммутатор, регистр тетрадных переносов и второй шифратор маски, первый и второй входы которого соединены соответственно с выходом регистра маски и выходом регистра тетрадных переносов, информационный вход которого соединен с выходом тетрадных переносов арифметико-логического блока, информационный выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с объединенными вторыми выходами первого и второго блоков коммутации, выход второго шифратора маски соединен с вторым уп- равл ющим входом второго блока

   Содержимое регистра маски

   Содержимое регистра тетрадных переносов

   коммутации, третий управл ющий вход которого подключен к третьему управл ющему входу первого блока коммутации и входу управлени  сдвигом устройства,

   первый выход коммутатора и первый информационный вход блока пам ти через третью шину данных подключены к третьему информационному входу-выходу устройства , второй выход коммутатора и

   второй информационный вход блока пам ти через четвертую шину данных подключены к четвертому информационному входу-выходу устройства, управл ющий вход коммутатора, третий вход второго

   шифратора маски и вход записи регистра тетрадных переносов подключены к шине управлени  устройства.

   Таблица 1

   Вид маски (шестнадца- теричное значение)

   Таблица 2

   Вид маски (шестнадцате- ричное значение)

   Таблица 3

   Содержимое регистра маски

   Вид инверсной маски

   (шестнадцатеричное

   значение)