JPH02138620A - 数値量を計算する方法および数値データ処理装置 - Google Patents
数値量を計算する方法および数値データ処理装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明は数値データ処理装置の分野に関するものであり
、とくに混合された精度の計算と、混合され友モードの
算術計算と、丸め操作とを行うことができる集積回路浮
動小数点数値処理装置に関するものである。
、とくに混合された精度の計算と、混合され友モードの
算術計算と、丸め操作とを行うことができる集積回路浮
動小数点数値処理装置に関するものである。
従来の演算処理装置とくに集積回路処理装置は浮動小数
点の計算を行っている間は確度が低く、信頼度が低く、
かつ安全性に欠けるなどの種々の欠点がある。次とえば
、典型的な従来の集積回路装置は、結果が比較的遅く得
られるばかりでなく（しばしばソフトウェアの助けのみ
で）、中間結果に多くの丸め誤差が生じて最終的な解答
が不正確になるようにしか、平方根を含めて、超越的な
数学関数の演算を行えず、処理装置には丸め誤差を検出
して、それを訂正する内部機構を有していない。また、
従来の処理装置は混合されたモードの演算数では一般に
動作できず、あるいは結果に誤りがあるという大きな危
険を承知の上でのみ混合されたモードの演算ができるだ
けでおる。
点の計算を行っている間は確度が低く、信頼度が低く、
かつ安全性に欠けるなどの種々の欠点がある。次とえば
、典型的な従来の集積回路装置は、結果が比較的遅く得
られるばかりでなく（しばしばソフトウェアの助けのみ
で）、中間結果に多くの丸め誤差が生じて最終的な解答
が不正確になるようにしか、平方根を含めて、超越的な
数学関数の演算を行えず、処理装置には丸め誤差を検出
して、それを訂正する内部機構を有していない。また、
従来の処理装置は混合されたモードの演算数では一般に
動作できず、あるいは結果に誤りがあるという大きな危
険を承知の上でのみ混合されたモードの演算ができるだ
けでおる。
したがって、必要とされるものは、丸め誤差、または他
の演算例外すなわち零および無限大演算のような特殊な
ケースを取り扱う内部要素により、単精度と倍精度の整
数および浮動小数点量の計算を迅速、正確かつ確実に行
うのに十分な内部精度を有する処理装置である。
の演算例外すなわち零および無限大演算のような特殊な
ケースを取り扱う内部要素により、単精度と倍精度の整
数および浮動小数点量の計算を迅速、正確かつ確実に行
うのに十分な内部精度を有する処理装置である。
本発明は、小数部および指数部表示で表わすごとができ
る複数のデータ・フォーマントに対して計算を実行する
数値データ処理装置であって、前記複数のデータ・フォ
ーマットを小数部および指数部表示を有するファイル・
フォーマットへ変換する第１の手段を備え、そのファイ
ル・フォーマットは複数のデータ・フォーマントのどの
１つよりも大きい小数部領域と指数部領域を有する数値
処理装置に関するものである。このような数値処理装置
は、複数のデータ・フォーマットを変換スるためにこの
第１の手段には小数バスおよび指数バスが結合される。
る複数のデータ・フォーマントに対して計算を実行する
数値データ処理装置であって、前記複数のデータ・フォ
ーマットを小数部および指数部表示を有するファイル・
フォーマットへ変換する第１の手段を備え、そのファイ
ル・フォーマットは複数のデータ・フォーマントのどの
１つよりも大きい小数部領域と指数部領域を有する数値
処理装置に関するものである。このような数値処理装置
は、複数のデータ・フォーマットを変換スるためにこの
第１の手段には小数バスおよび指数バスが結合される。
数値情報をファイル・フォーマットで貯えるように構成
されているレジスタ・スメックが小数バスおよび指数バ
スへ結合される。
されているレジスタ・スメックが小数バスおよび指数バ
スへ結合される。
数値情報に対してファイル・フォーマットで演算動作を
行うために用いられる演算部も小数バスへ結合される。
行うために用いられる演算部も小数バスへ結合される。
このような組合わせにより、全てのデータ・フォーマッ
トが、数値処理装置が呼出すことができる数値量のいず
れよりも大きい有効なビット範囲と、大きな指数範囲を
有するファイル・フォーマントへと変換されるから演算
確度は大幅に向上する。したがって、一般に起りやすい
誤差は演算中に起る誤差ではなくて変換および転送で起
る誤差である。この組合わせにより、ファイル・フォー
マットは、それへの変換により全てのデータ・フォーマ
ットを包含できることになるから、混合されたモードの
演算を行うことができる。
トが、数値処理装置が呼出すことができる数値量のいず
れよりも大きい有効なビット範囲と、大きな指数範囲を
有するファイル・フォーマントへと変換されるから演算
確度は大幅に向上する。したがって、一般に起りやすい
誤差は演算中に起る誤差ではなくて変換および転送で起
る誤差である。この組合わせにより、ファイル・フォー
マットは、それへの変換により全てのデータ・フォーマ
ットを包含できることになるから、混合されたモードの
演算を行うことができる。
本発明の目的は、演算動作中に数値例外すなわち数値誤
差を検出および指示し、かつそのような例外すなわち誤
差を取り扱うための手段を提供することにある。
差を検出および指示し、かつそのような例外すなわち誤
差を取り扱うための手段を提供することにある。
数値例外に対する応答を選択的にマスクするための第３
の手段が数値処理装置に含まれる。識別を行うことがで
き、かつ各例外がマスクされ友時に動作する第４の手段
が各例外に特別な応答を例外的に与える。Ｍ２の手段に
より数値例外が検出および識別され、かつ第３の手段に
エフマスクされた時に応答が常に発生されるように、第
４の手段が第２と第３の手段へ結合される。このような
組合わせにより、演算中に誤差または例外が起るたびに
例外すなわち誤差の指示が発生される。そうすると、処
理を停止させるための割込みを発生するため、または演
算のその点に、起った例外すなわち誤差の精密な状況に
より決定される特別な応答を挿入することにより演算を
継続するために、マスキングによりユーザーへオプショ
ンが与エラれる。しかし、誤差が生じたという指示は失
われず、例外すなわち誤差の発生と、その誤差の性質を
知り、その例外すなわち誤差が受は容れられないほど信
頼度が低いものであるとすると適切なソフトウェアによ
る措置をとるオプションをユーザーが持つように、演算
中を通じて数値処理装置に保持されたままである。
の手段が数値処理装置に含まれる。識別を行うことがで
き、かつ各例外がマスクされ友時に動作する第４の手段
が各例外に特別な応答を例外的に与える。Ｍ２の手段に
より数値例外が検出および識別され、かつ第３の手段に
エフマスクされた時に応答が常に発生されるように、第
４の手段が第２と第３の手段へ結合される。このような
組合わせにより、演算中に誤差または例外が起るたびに
例外すなわち誤差の指示が発生される。そうすると、処
理を停止させるための割込みを発生するため、または演
算のその点に、起った例外すなわち誤差の精密な状況に
より決定される特別な応答を挿入することにより演算を
継続するために、マスキングによりユーザーへオプショ
ンが与エラれる。しかし、誤差が生じたという指示は失
われず、例外すなわち誤差の発生と、その誤差の性質を
知り、その例外すなわち誤差が受は容れられないほど信
頼度が低いものであるとすると適切なソフトウェアによ
る措置をとるオプションをユーザーが持つように、演算
中を通じて数値処理装置に保持されたままである。
上記のような組合わせにより、この数値処理装置は符号
付き零と符号付き無限大を取り扱うことができ、それに
より螢似閉包と射影閉包の双方において区間演算を行う
性能を含むことができる。
付き零と符号付き無限大を取り扱うことができ、それに
より螢似閉包と射影閉包の双方において区間演算を行う
性能を含むことができる。
更に、複数の丸めモードのうちの選択された１つに従っ
て数値情報を丸めるための手段を本発明は含む。各数値
ｌ・に３つの付加ビット、すなわち、ガード・ビットと
丸めビットおよびステイツキイ・ビットを付加させるこ
とにより丸めが行われる。
て数値情報を丸めるための手段を本発明は含む。各数値
ｌ・に３つの付加ビット、すなわち、ガード・ビットと
丸めビットおよびステイツキイ・ビットを付加させるこ
とにより丸めが行われる。
右へ桁送りされる全てのビットはガード・ビットと丸め
ビットまたはステイツキイ・ビット中に捕えられ、後者
は先に右桁送ジされたビットの関数である。
ビットまたはステイツキイ・ビット中に捕えられ、後者
は先に右桁送ジされたビットの関数である。
数値処理装置におけるこの丸め能力の結果として、数値
処理装置は、丸めが行われた時に正確なフラグすなわち
Ｐフラグにより検出と指示を行うことができることによ
り、正確な演算を行うための手段を含む。正確な演算を
行わねばならない場合には、それに応じて割込みを発生
できる。
処理装置は、丸めが行われた時に正確なフラグすなわち
Ｐフラグにより検出と指示を行うことができることによ
り、正確な演算を行うための手段を含む。正確な演算を
行わねばならない場合には、それに応じて割込みを発生
できる。
本発明はプログラム可能な双方向桁送ジ器も含む。この
桁送り器は、左桁送りのために選択的に作動させられる
第１の双方向負荷および読取りインターフェイス回路と
、右桁送りのために選択的に作動させられる同様に構成
された第２の負荷およびインターフェイス回路とで構成
される。第１のインターフェイス回路はバイト桁送りマ
トリックスへ結合され、第２のインターフェイス回路は
ビット桁送り回路へ結合される。バイト桁送り回路は入
力量をバイトの倍数すなわち８ビットの倍数だけ桁送り
するように構成され、ビット桁送りマトリックスはその
入力量を、連続７つの場所まで、選択された数のビット
場所だけ桁送りさせるために同様に構成される。ビット
桁送りマトリックスとバイト桁送りマトリックスは、両
方のマトリックスの間で信号を双方向に流すように結合
される。それら２つのマトリックスはビット桁送り制御
回路とバイト桁送り制御回路によりそれぞれ制御される
。それらの制御回路は各マトリックスが実際に桁送りす
るバイト場所とビット場所の数を決定する。かかる組合
わせにより、１クロツク・サイクル中に、任意の数のビ
ット場所だけ、簡単な回路を用いることにより、はぼ任
意の長さの数値量を選択的に桁送りできる。
桁送り器は、左桁送りのために選択的に作動させられる
第１の双方向負荷および読取りインターフェイス回路と
、右桁送りのために選択的に作動させられる同様に構成
された第２の負荷およびインターフェイス回路とで構成
される。第１のインターフェイス回路はバイト桁送りマ
トリックスへ結合され、第２のインターフェイス回路は
ビット桁送り回路へ結合される。バイト桁送り回路は入
力量をバイトの倍数すなわち８ビットの倍数だけ桁送り
するように構成され、ビット桁送りマトリックスはその
入力量を、連続７つの場所まで、選択された数のビット
場所だけ桁送りさせるために同様に構成される。ビット
桁送りマトリックスとバイト桁送りマトリックスは、両
方のマトリックスの間で信号を双方向に流すように結合
される。それら２つのマトリックスはビット桁送り制御
回路とバイト桁送り制御回路によりそれぞれ制御される
。それらの制御回路は各マトリックスが実際に桁送りす
るバイト場所とビット場所の数を決定する。かかる組合
わせにより、１クロツク・サイクル中に、任意の数のビ
ット場所だけ、簡単な回路を用いることにより、はぼ任
意の長さの数値量を選択的に桁送りできる。
本発明は、数値処理装置における演算中に数値例外を検
出する過程を備える数値量計算方法の改良も含むもので
ある。全ての数値例外すなわち誤差が検出される。それ
から、検出された例外すなわち誤差の性質が適切な状態
レジスタにおいて指示される。採用している演算の例外
を含み、符号付きの零と無限大となる指示された例外す
なわち誤差に特有の応答が処理装置において発生される
。
出する過程を備える数値量計算方法の改良も含むもので
ある。全ての数値例外すなわち誤差が検出される。それ
から、検出された例外すなわち誤差の性質が適切な状態
レジスタにおいて指示される。採用している演算の例外
を含み、符号付きの零と無限大となる指示された例外す
なわち誤差に特有の応答が処理装置において発生される
。
最後に、割込みを発生して、ソフトウェアのユーザーが
どの応答を行うかを決定できるようにするのではなくて
、それらの発生された応答または指示された誤差のうち
の１つを選択的にマスクして、指示されている特定の、
かつ信頼できる応答に従って演算を継続できる。
どの応答を行うかを決定できるようにするのではなくて
、それらの発生された応答または指示された誤差のうち
の１つを選択的にマスクして、指示されている特定の、
かつ信頼できる応答に従って演算を継続できる。
以下、図面を参照して本発明の詳細な説明する。
本発明の方法と装置を理解する比めに、数値処理装置が
取ジ扱わねばならない数値データの基本的な表現形式に
ついてまず考えることにする。本発明に従って、データ
の構造は５つのデータ形式、すなわち、実数の長と短、
整数の長と短、ＢＣＤ整数より成る。
取ジ扱わねばならない数値データの基本的な表現形式に
ついてまず考えることにする。本発明に従って、データ
の構造は５つのデータ形式、すなわち、実数の長と短、
整数の長と短、ＢＣＤ整数より成る。
また、例外として取り扱わねばならないある数の特殊な
数がある。プラス零とマイナス零は演算動作におけるそ
れらの数の特殊な性質の結果として特殊な類を形成する
。同様に、プラス無限大とマイナス無限大は、表現でき
る最大の数よりも大きな正の数と負の数を表わすために
用いられる。
数がある。プラス零とマイナス零は演算動作におけるそ
れらの数の特殊な性質の結果として特殊な類を形成する
。同様に、プラス無限大とマイナス無限大は、表現でき
る最大の数よりも大きな正の数と負の数を表わすために
用いられる。
正規化された数は小数部中における意味のある全てのビ
ットすなわちシグニフイカンドを有する実数として定義
される。非正規化の数は、表現可能な正規化された最小
の数の指数に等しい指数を有するが、リーディング零を
もつことの許されるシグニフイカンドを有する数である
。ｉＩｋ後に、数値結果を表わすことができない場合、
たとえば、零を零で割る場合には、［数でないＪ （Ｎ
ＡＮ）または「ＩＮＤＪを与え得る。し友がって、下位
桁あふれと上位桁おふれが生じた時に数値演算を打切る
のではなくて、下位桁あふれと上位桁おふれを、プラス
無限大、マイナス無限大、非正規化の数およびＮＡＮを
用いて取り扱うことができる。
ットすなわちシグニフイカンドを有する実数として定義
される。非正規化の数は、表現可能な正規化された最小
の数の指数に等しい指数を有するが、リーディング零を
もつことの許されるシグニフイカンドを有する数である
。ｉＩｋ後に、数値結果を表わすことができない場合、
たとえば、零を零で割る場合には、［数でないＪ （Ｎ
ＡＮ）または「ＩＮＤＪを与え得る。し友がって、下位
桁あふれと上位桁おふれが生じた時に数値演算を打切る
のではなくて、下位桁あふれと上位桁おふれを、プラス
無限大、マイナス無限大、非正規化の数およびＮＡＮを
用いて取り扱うことができる。
以下の説明においてはＰを符号ビット、Ｅを指数ｍ、ｓ
をシグニフイカンドすなわち小数部、Ｘを一般的な数値
変数とする。
をシグニフイカンドすなわち小数部、Ｘを一般的な数値
変数とする。
まず、短い飴と長い語の記憶フォーマット、すなわち、
記憶に適する７オーマントでの正規化された数の特別な
定義について説明する。数の範囲は２ ≦Ｘ≦（２−
２）２ で、バイアスされた１１ビット指数部Ｅ（
ｌ≦Ｅ≦２０４６）により特徴づけられる。この数Ｅは
、有効数字中に先行の含意１ビットを有し後に明確に指
定された５２０ビットが続く。し次がって、長い、すな
わち倍精度正規化数の翻訳は Ｘ＝（−１）２ （“１″＋３２ ）ここに、
１１パは含意１である。
記憶に適する７オーマントでの正規化された数の特別な
定義について説明する。数の範囲は２ ≦Ｘ≦（２−
２）２ で、バイアスされた１１ビット指数部Ｅ（
ｌ≦Ｅ≦２０４６）により特徴づけられる。この数Ｅは
、有効数字中に先行の含意１ビットを有し後に明確に指
定された５２０ビットが続く。し次がって、長い、すな
わち倍精度正規化数の翻訳は Ｘ＝（−１）２ （“１″＋３２ ）ここに、
１１パは含意１である。
同じ理由で、メモリ中の短い語すなわち単精度正規化数
の定義は Ｐ Ｋ−１１ツ Ｘ＝（−１）２ （“１”＋８２ ）であり、
それにより次の範囲を有し、 ２−１０≦Ｘ≦（２−２）２ ８ビット・バイアスの指数ｌ≦Ｅ≦２５４ により特
徴づけられる。この場合には、シグニフイカンドは明確
に指定されている２３ビットが後続する含意先行１ビッ
トで始まる。
の定義は Ｐ Ｋ−１１ツ Ｘ＝（−１）２ （“１”＋８２ ）であり、
それにより次の範囲を有し、 ２−１０≦Ｘ≦（２−２）２ ８ビット・バイアスの指数ｌ≦Ｅ≦２５４ により特
徴づけられる。この場合には、シグニフイカンドは明確
に指定されている２３ビットが後続する含意先行１ビッ
トで始まる。
含意先行１ビットによＶ特徴づけられる６４ビット・シ
グニフイカンドを有する、正規化された数として説明す
る。いいかえれば、ファイル・フォーマットは Ｘ＝（−１）Ｐ２ （Ｓ２ ） である。
グニフイカンドを有する、正規化された数として説明す
る。いいかえれば、ファイル・フォーマットは Ｘ＝（−１）Ｐ２ （Ｓ２ ） である。
ここに、１≦Ｅ≦３２７６６で、Ｅ＝２ −１ が無限
大、無効および不定のために保留される。
大、無効および不定のために保留される。
プラス零とマイナス零は零値を有するバイアスされた指
数と零値を有するシダニフイカンドにより特徴づけられ
る。し次がって、ファイル・フォーマットにおいては、
プラス零とマイナス零の特徴は、最小の指数たとλ−は
零を有し、ングニフイカンドが零の数であり、又は対応
の零フラグがタグされてそれを有する数である。
数と零値を有するシダニフイカンドにより特徴づけられ
る。し次がって、ファイル・フォーマットにおいては、
プラス零とマイナス零の特徴は、最小の指数たとλ−は
零を有し、ングニフイカンドが零の数であり、又は対応
の零フラグがタグされてそれを有する数である。
同様に、メモリ内の非正規化の数（それらは零を中心と
して群を成している）は、単精度では２ （２）≦Ｘ
≦２ （］−２） で与えられる範囲を有し、倍
精度では 一１ｏｌ！ ２−１０１１２−１ｌＩＩ≦Ｘ≦２（１−２＞で与えら
れる範囲を有する。
して群を成している）は、単精度では２ （２）≦Ｘ
≦２ （］−２） で与えられる範囲を有し、倍
精度では 一１ｏｌ！ ２−１０１１２−１ｌＩＩ≦Ｘ≦２（１−２＞で与えら
れる範囲を有する。
メモリ中の非正規化の数は、各場合に、零に等しいバイ
アスされた指数によＶ特徴づけられる。
アスされた指数によＶ特徴づけられる。
その数は、単精度では
Ｘ＝（−１） （２）（８２） と翻訳され、倍精度で
はＸ＝（−１） （２）（８２）と翻訳される。
はＸ＝（−１） （２）（８２）と翻訳される。
本発明のファイル・フォーマットすなわち延長されたフ
ォーマットにおいては、非正規化の数は範囲（２）２
≦Ｘ≦２（１−２）を有し、かクシグニフイカンド
における先行零ビットにより特徴づけられ、かつ Ｘ−（−１）２ （８２）として翻訳される。
ォーマットにおいては、非正規化の数は範囲（２）２
≦Ｘ≦２（１−２）を有し、かクシグニフイカンド
における先行零ビットにより特徴づけられ、かつ Ｘ−（−１）２ （８２）として翻訳される。
後で説明するプラス無限大とマイナス無限大は、単精度
または倍精度のメモリ・フォーマット内の数が全部１の
２進指数で零小数すなわち零シグニフイカンドを有する
ものとして特徴づけられる。
または倍精度のメモリ・フォーマット内の数が全部１の
２進指数で零小数すなわち零シグニフイカンドを有する
ものとして特徴づけられる。
ファイル・フォーマットにおいては、プラスをマイナス
の無限大は、表わすことができる最も正の指数およびシ
グニフイカンドｉ、ｏｏｏ、、、ｏにより、およびその
数にタグされる対応する無効フラグを有することに特徴
づけられる。
の無限大は、表わすことができる最も正の指数およびシ
グニフイカンドｉ、ｏｏｏ、、、ｏにより、およびその
数にタグされる対応する無効フラグを有することに特徴
づけられる。
最後に、後で説明する実施例においては、諸ポすなわち
「数でない（ｎｏｔ ａ ｎｕｍｂｅｒ）Ｊは、（単精
度上倍精度においてン全部１の指数と零でないシダニフ
イカンドを有するものとして定義される。
「数でない（ｎｏｔ ａ ｎｕｍｂｅｒ）Ｊは、（単精
度上倍精度においてン全部１の指数と零でないシダニフ
イカンドを有するものとして定義される。
ファイル・フォーマットにおいては、ＮＡＮは表わすこ
とができる最も正の指数と、ｉ、ｏｏｏ、、、ｏに等し
くない任意のシダニフイカンド、およびその数にタグさ
れた対応する無効フラグとを同様に有する。その場合に
は、実際のシダニフイカンドの使用がユーザーにまかさ
れる。したがって、記憶装置をユーザーが利用する場合
にそれらの大きなＮＡＮが演算動作を介して伝わり、誤
差が生じたことと、プログラム・ロジックが記憶装置の
利用されていない領域を不正確にアクセスしたことがユ
ーザーに示されるように、記憶装置の初期設定をするた
めにシグニフイカンドの値を使用することが可能である
。同様に、演算動作により発生されたＮＡＮと、零で除
された零のような数値データとは、そのングニフイカン
ドをコードのオフエンデイング部分へ割当てることによ
り、ポインタとして使用され得る。特別なコード化と、
ＮＡＮにおけるシグニフイカンドの使用により、他の
多くの用途を工夫できる。
とができる最も正の指数と、ｉ、ｏｏｏ、、、ｏに等し
くない任意のシダニフイカンド、およびその数にタグさ
れた対応する無効フラグとを同様に有する。その場合に
は、実際のシダニフイカンドの使用がユーザーにまかさ
れる。したがって、記憶装置をユーザーが利用する場合
にそれらの大きなＮＡＮが演算動作を介して伝わり、誤
差が生じたことと、プログラム・ロジックが記憶装置の
利用されていない領域を不正確にアクセスしたことがユ
ーザーに示されるように、記憶装置の初期設定をするた
めにシグニフイカンドの値を使用することが可能である
。同様に、演算動作により発生されたＮＡＮと、零で除
された零のような数値データとは、そのングニフイカン
ドをコードのオフエンデイング部分へ割当てることによ
り、ポインタとして使用され得る。特別なコード化と、
ＮＡＮにおけるシグニフイカンドの使用により、他の
多くの用途を工夫できる。
倍精度および実正規化および非正規化、ならびに前記し
た特殊な場合に加えて、本発明の処！！ｌ！装置け１８
桁の符号付きＢＣＤ整数はもちろん、整数語（１６ビッ
ト）、整数短表示（３２ビット）および整数長表示（６
３ビット）を泡ジ扱うことができる。
た特殊な場合に加えて、本発明の処！！ｌ！装置け１８
桁の符号付きＢＣＤ整数はもちろん、整数語（１６ビッ
ト）、整数短表示（３２ビット）および整数長表示（６
３ビット）を泡ジ扱うことができる。
■１本発明の数値処理装置のシステム・コンテギストの
概説 本発明の浮動小数点数値処理装置（以下、「処理装置」
またはｌ’−ＦＰＵＪ と記す）は、これまでの浮動小
数点処理装置では利用できない多くの特徴を含み、標準
回路技術により集積回路で作れる高性能処理装置である
。本発明の処理装置は同時処理中央処理装ｆｉ（ＣＰＵ
）をサポートする演算装置として、マルチマスク装置で
用いようとするものである。したがって、この処理装置
はＣＰＵの延長であるがン７トウエアにとっては延長と
は見えず、それにより他の処理装置で達成可能なレベル
以上に性能を大幅に向上させるものである。処理装置は
対応するＣＰＵと同時に共同して処理をする装置である
。本発明の処理装置が浮動小数点命令を実行している間
に、対応のＣＰＵが命令の流れに従つて実行を続けるか
ら、重複して動作が行われる。
概説 本発明の浮動小数点数値処理装置（以下、「処理装置」
またはｌ’−ＦＰＵＪ と記す）は、これまでの浮動小
数点処理装置では利用できない多くの特徴を含み、標準
回路技術により集積回路で作れる高性能処理装置である
。本発明の処理装置は同時処理中央処理装ｆｉ（ＣＰＵ
）をサポートする演算装置として、マルチマスク装置で
用いようとするものである。したがって、この処理装置
はＣＰＵの延長であるがン７トウエアにとっては延長と
は見えず、それにより他の処理装置で達成可能なレベル
以上に性能を大幅に向上させるものである。処理装置は
対応するＣＰＵと同時に共同して処理をする装置である
。本発明の処理装置が浮動小数点命令を実行している間
に、対応のＣＰＵが命令の流れに従つて実行を続けるか
ら、重複して動作が行われる。
そのために処理装置の命令とＣＰＵの命令の動作の東な
９合いによりプログラムのスループットが増大する。浮
動小数点命令はＣＰＵの命令流から直接に復号される。
９合いによりプログラムのスループットが増大する。浮
動小数点命令はＣＰＵの命令流から直接に復号される。
浮動小数点命令がＦＰＵとＣＰＨの命令待ち行列から復
号されると、浮動小数点ユニットが、命令流で動作を続
行しているＣＰＵと平行してその命令を実行する。ＣＰ
Ｕが第２の浮動小数点命令を受けたとすると、処理装置
が最初の浮動小数点命令を完了するまでＣＰＵは「時間
をマーク」する。
号されると、浮動小数点ユニットが、命令流で動作を続
行しているＣＰＵと平行してその命令を実行する。ＣＰ
Ｕが第２の浮動小数点命令を受けたとすると、処理装置
が最初の浮動小数点命令を完了するまでＣＰＵは「時間
をマーク」する。
ＣＰＵに関連する処理装置の動作を簡単に説明すれば、
処理装置の２つに分れた性質を理解できる。
処理装置の２つに分れた性質を理解できる。
ＦＰＵは１本の要求許可ビンによりローカル・バスへア
クセスできる。処理装置は状態入力をモニタし、かつ対
応するＣＰＵと並列にデータ・バスをトラッキングする
ことにより、そのＣＰＵの命令待ち行列をトラックする
。浮動小数点命令が命令待ち行列からフェッチされると
、 ＣＰＵ２Ｑはその命令を実行しない。非メモリ命令
の場合には、ＣＰＵ２０はそれを全く無視して他の動作
を続行する。メモリ参照の命令の場合には、ＣＰＵ２０
はそのアドレッシング・モードを用いて実効アドレスを
計算し、ダミー読摩り、すなわち、ＣＰＵ２０がデータ
に入らない読取りを除く正常な読取りを行う。その代り
に、本発明のＦＰＵが最初のクロック・サイクルの間に
オペランドのアドレスと、それに続くクロック・サイク
ルの間のデータとを捕える。このようにして、 ＣＰＵ
２０の外部メモリに対するアドレッシング性能は向上す
る。浮動小数点命令がフェッチされた彼で、ＦＰＵ２２
が更に多くのデータを必要としなければ、ＦＰＵ２２は
実行を開始できる。
クセスできる。処理装置は状態入力をモニタし、かつ対
応するＣＰＵと並列にデータ・バスをトラッキングする
ことにより、そのＣＰＵの命令待ち行列をトラックする
。浮動小数点命令が命令待ち行列からフェッチされると
、 ＣＰＵ２Ｑはその命令を実行しない。非メモリ命令
の場合には、ＣＰＵ２０はそれを全く無視して他の動作
を続行する。メモリ参照の命令の場合には、ＣＰＵ２０
はそのアドレッシング・モードを用いて実効アドレスを
計算し、ダミー読摩り、すなわち、ＣＰＵ２０がデータ
に入らない読取りを除く正常な読取りを行う。その代り
に、本発明のＦＰＵが最初のクロック・サイクルの間に
オペランドのアドレスと、それに続くクロック・サイク
ルの間のデータとを捕える。このようにして、 ＣＰＵ
２０の外部メモリに対するアドレッシング性能は向上す
る。浮動小数点命令がフェッチされた彼で、ＦＰＵ２２
が更に多くのデータを必要としなければ、ＦＰＵ２２は
実行を開始できる。
必要とする場合には、ＦＰＵは要求／付与初期手順によ
りバスに要求を出し、後続のオペランド語のアドレスの
ためにバスから得たアドレスを増大させることにより、
あたかもＣＰＯ２０であるかのようにして、 ＦＰＵ
はオペランドの残りをフェッチする。結果を貯えること
をＦＰＵ２２が必要とする場合には、ＣＰＵ２０による
ダミー読取りにより得られ友アドレスを用いてＦＰＵは
メモリ中のオペランドのスタート・アドレスを指示する
。また、 ＦＰＵ２２はバスに要求し、メモリに書込み
、各書込み後にアドレスを増す。ＦＰＵ２２がその内部
で演算中には、ＣＰＵ２０はバスを有し、プログラムの
指示を続行できる。これが、 ＦＰＵ２２ とＣＰＵ２
Ｇの間の共同処理の意味するところである。
りバスに要求を出し、後続のオペランド語のアドレスの
ためにバスから得たアドレスを増大させることにより、
あたかもＣＰＯ２０であるかのようにして、 ＦＰＵ
はオペランドの残りをフェッチする。結果を貯えること
をＦＰＵ２２が必要とする場合には、ＣＰＵ２０による
ダミー読取りにより得られ友アドレスを用いてＦＰＵは
メモリ中のオペランドのスタート・アドレスを指示する
。また、 ＦＰＵ２２はバスに要求し、メモリに書込み
、各書込み後にアドレスを増す。ＦＰＵ２２がその内部
で演算中には、ＣＰＵ２０はバスを有し、プログラムの
指示を続行できる。これが、 ＦＰＵ２２ とＣＰＵ２
Ｇの間の共同処理の意味するところである。
ＣＰＵ２Ｇ とＦＰＵ２２の間の同期が時たま求められ
、次の浮動小数点命令の実行をＦＰＵが終了するまでＣ
ＰＵ２０は待次なければならない。適切な時刻にＣＰＵ
２０ を待たせる九めに、命令中に特別なソフトウェア
命令ＷＩＴが設けられる。同様に、メモリに情報を記憶
させることをＦＰＵ２２が希望すると、ＣＰＵ２０がそ
の情報を読出そうとする前に、その情報が記憶されてい
ることを確認せねばならない。ま次、この同期は、ＦＰ
Ｕ２２が求められている動作をまだ行っていない場合に
、 ＣＰＵ２Ｇを待たせるソフトウェア命令により行わ
れる。
、次の浮動小数点命令の実行をＦＰＵが終了するまでＣ
ＰＵ２０は待次なければならない。適切な時刻にＣＰＵ
２０ を待たせる九めに、命令中に特別なソフトウェア
命令ＷＩＴが設けられる。同様に、メモリに情報を記憶
させることをＦＰＵ２２が希望すると、ＣＰＵ２０がそ
の情報を読出そうとする前に、その情報が記憶されてい
ることを確認せねばならない。ま次、この同期は、ＦＰ
Ｕ２２が求められている動作をまだ行っていない場合に
、 ＣＰＵ２Ｇを待たせるソフトウェア命令により行わ
れる。
この共同処理を行うために、ローカル・バス上でのアク
ティビティとＣＰＵ２Ｑの状態をモニタおよびトラック
し、ＣＰＵ２０ と交信するバス・インターフェイス・
ユニット（ＢＩＵ）３０ （ｇ２図）をＦＰＵ２２は有
し、その間に数値処理装置の演算ユニットと浮動小数点
実行ユニツ） （ＦＥＵ）３２において演算が独立に続
けられる。
ティビティとＣＰＵ２Ｑの状態をモニタおよびトラック
し、ＣＰＵ２０ と交信するバス・インターフェイス・
ユニット（ＢＩＵ）３０ （ｇ２図）をＦＰＵ２２は有
し、その間に数値処理装置の演算ユニットと浮動小数点
実行ユニツ） （ＦＥＵ）３２において演算が独立に続
けられる。
第１図は、本発明の処理装置である浮動小数点装ｆｉ（
ＦＰＵ）２２とともに、デジタル・システム内の情報を
同時に共同して処理するＣＰＵ２０の簡略化したプ自ツ
ク図である。ＦＰＵ２２は外部状態制御ビンと管理機能
制御ビンの多くをＣＰＵ２０ と共有している。たとえ
ば、ＣＰＵ２０ とＦＰＵ２２はラッチ２９とバス制御
器２Ｔおよびトランシーバ２５にエフロ−カル・バス２
６を介してシステム・ノ（ス２８へ結合され、クロック
２４により制御されて動作する。ＣＰＵ２０とＦＰＵ２
２の間のローカル・バス内の正確な性質と整合について
詳しく説明することは本発明の範囲をこえるのでここで
は省略する。
ＦＰＵ）２２とともに、デジタル・システム内の情報を
同時に共同して処理するＣＰＵ２０の簡略化したプ自ツ
ク図である。ＦＰＵ２２は外部状態制御ビンと管理機能
制御ビンの多くをＣＰＵ２０ と共有している。たとえ
ば、ＣＰＵ２０ とＦＰＵ２２はラッチ２９とバス制御
器２Ｔおよびトランシーバ２５にエフロ−カル・バス２
６を介してシステム・ノ（ス２８へ結合され、クロック
２４により制御されて動作する。ＣＰＵ２０とＦＰＵ２
２の間のローカル・バス内の正確な性質と整合について
詳しく説明することは本発明の範囲をこえるのでここで
は省略する。
ＦＰＵ２２の性能と信頼度の向上は、同時および共同の
処理の装置としてＦＰＵを含む第１図に示されている装
置についての説明から明らかとなる。
処理の装置としてＦＰＵを含む第１図に示されている装
置についての説明から明らかとなる。
ＦＰＵ２２の演算動作から省かれている例外、割込みお
よびソフトウェア取り扱いなどは必然的にＣＰＵ２０に
まかされることになり、非適切なまたは誤った演算実行
により仕事を過電に与えられたり、遅延させられたりす
ることなしに、装置全体は命令の処理を自由に続行する
。
よびソフトウェア取り扱いなどは必然的にＣＰＵ２０に
まかされることになり、非適切なまたは誤った演算実行
により仕事を過電に与えられたり、遅延させられたりす
ることなしに、装置全体は命令の処理を自由に続行する
。
第２図はＦＰＵ２２０基本的な内部構造の簡略化したブ
ロック図である。ＦＰＵ２２はバス・インターフェイス
・ユニット（ＢＩＵ）３０と、浮動小数点実行ユニット
（ＦＥＵ）３２とを含む。ＢＩＵ３０ とＦＥＵ３２は
相互に作用し、はぼ独立して、または互いに統合されて
動作する。この二重機能内部構造のＦＰＵ２２により、
ＢＩＵ３Ｇはローカル・システム・バスの状態を連続し
てトラックできるとともに、浮動小数点命令の実行はＦ
ＥＵ３２において同時に行われる。
ロック図である。ＦＰＵ２２はバス・インターフェイス
・ユニット（ＢＩＵ）３０と、浮動小数点実行ユニット
（ＦＥＵ）３２とを含む。ＢＩＵ３０ とＦＥＵ３２は
相互に作用し、はぼ独立して、または互いに統合されて
動作する。この二重機能内部構造のＦＰＵ２２により、
ＢＩＵ３Ｇはローカル・システム・バスの状態を連続し
てトラックできるとともに、浮動小数点命令の実行はＦ
ＥＵ３２において同時に行われる。
ＢＩＵ３０の機能ハローカル・システム・バスをトラッ
クし、浮動小数点命令を復号し、状態情報を維持し、Ｆ
ＰＵ２２がデータを転送している時にローカル・バスを
制御することである。Ｂ！み乍Ｗフォーマットおよびデ
ータ・インターフェイス・ユニット３４がＢＩＵ３０
とＦＥＵ３２の間の指令、オペランドおよび状態の交信
を取り扱う。
クし、浮動小数点命令を復号し、状態情報を維持し、Ｆ
ＰＵ２２がデータを転送している時にローカル・バスを
制御することである。Ｂ！み乍Ｗフォーマットおよびデ
ータ・インターフェイス・ユニット３４がＢＩＵ３０
とＦＥＵ３２の間の指令、オペランドおよび状態の交信
を取り扱う。
ＣＰＵ２０ とＦＰＵ２２は予めフ・エッチされている
命令の待ち行列を同時に保つ。したがって、ＦＰＵ２２
は浮動小数点命令をＣＰＵ２０ と同時に復号する。浮
動小数点命令を検出したＦＰＵ２２はシステム・バスの
制御を行い、求められたメモリのｖｆ、ｍリサイクルま
念は書込みサイクルを行う。２０ビット・データ・ポー
ト３６がＢＩＵ３０をローカル・バス２６へ結合する。
命令の待ち行列を同時に保つ。したがって、ＦＰＵ２２
は浮動小数点命令をＣＰＵ２０ と同時に復号する。浮
動小数点命令を検出したＦＰＵ２２はシステム・バスの
制御を行い、求められたメモリのｖｆ、ｍリサイクルま
念は書込みサイクルを行う。２０ビット・データ・ポー
ト３６がＢＩＵ３０をローカル・バス２６へ結合する。
データ・ポート３６には６バイト命令キユー３８と、２
０ビット・浮動小数点命令（ＦＰＩ）アドレス・レジス
タ４０ト、１６ビット・制御語（ＣＷ）レジスタ４２と
、１６ビット・状り語＜ＳＷ）レジスタ４４と、１６ビ
ット・タグ語（ＴＷ）レジス／４６とが結合される。Ｆ
ＰＵ２２とローカル・バスとＦＰＵ２２の間で命令のや
ｐ取りされる命令を復号して必要な管理処理を行うため
に、付加論理レジスタおよび復号回路４７もＢＩＵ３０
に含まれる。
０ビット・浮動小数点命令（ＦＰＩ）アドレス・レジス
タ４０ト、１６ビット・制御語（ＣＷ）レジスタ４２と
、１６ビット・状り語＜ＳＷ）レジスタ４４と、１６ビ
ット・タグ語（ＴＷ）レジス／４６とが結合される。Ｆ
ＰＵ２２とローカル・バスとＦＰＵ２２の間で命令のや
ｐ取りされる命令を復号して必要な管理処理を行うため
に、付加論理レジスタおよび復号回路４７もＢＩＵ３０
に含まれる。
浮動小数点命令装［３２は、第２図に６４ビット小数バ
ス４８および１６ビット指数バス４９として示されてい
る、８ビット幅の内部のファイル・フォーマットにより
特徴づけられる。全ての数値量はＦＥＵ３２内のこの標
準ファイル長実数、すなわち、１５ビットのバイアスさ
れた指数と符号ビットおよび６３ビット小数を有する数
値へ貸換される。ＦＥＵ３２内の小数についての全ての
計算は６７ビットの確度まで行われ、それから、後で説
明するように、精度制御設定に従って丸められる。
ス４８および１６ビット指数バス４９として示されてい
る、８ビット幅の内部のファイル・フォーマットにより
特徴づけられる。全ての数値量はＦＥＵ３２内のこの標
準ファイル長実数、すなわち、１５ビットのバイアスさ
れた指数と符号ビットおよび６３ビット小数を有する数
値へ貸換される。ＦＥＵ３２内の小数についての全ての
計算は６７ビットの確度まで行われ、それから、後で説
明するように、精度制御設定に従って丸められる。
小数バス４８へは、８レジスタ深さのレジスタ・ファイ
ル５０と、プログラム可能な桁送り器５２と、ステイツ
キイ・ビット検出および加算器５４と、ポストすなわち
和桁送ｐ器５６．と、スキップ桁送り器５８と、商レジ
スタ６２と、マルチプレックスされたＢレジスメ６４と
、超越的近似の計算に用いられる種々の定数を含む定数
ＲＯＭ６０ とを含むファイル・メモリ・プレイが結
合される。
ル５０と、プログラム可能な桁送り器５２と、ステイツ
キイ・ビット検出および加算器５４と、ポストすなわち
和桁送ｐ器５６．と、スキップ桁送り器５８と、商レジ
スタ６２と、マルチプレックスされたＢレジスメ６４と
、超越的近似の計算に用いられる種々の定数を含む定数
ＲＯＭ６０ とを含むファイル・メモリ・プレイが結
合される。
また、演算と処理に必要ないくつかの一時的しジスタロ
８も含まれる。マイクロ・コード化された命令に応答し
て個別制御する念めの制御ロジック６８も含まれる。制
御ロジック８Ｂは命令を復号するためのマイクロコード
・エンジンと、マイクロコード・プログラムを記憶する
九めのマイクロコードＲＯＭと全含む。
８も含まれる。マイクロ・コード化された命令に応答し
て個別制御する念めの制御ロジック６８も含まれる。制
御ロジック８Ｂは命令を復号するためのマイクロコード
・エンジンと、マイクロコード・プログラムを記憶する
九めのマイクロコードＲＯＭと全含む。
次に、第８ｍ 、 ８ｂ図を参照して、メモリからＦＥ
Ｕ３２への数のロードについて説明する。データ、たと
えばＢＩＵ３Ｑにエフ１６ビット・ブロックで転送され
た６４ビット整数が１つの一時しジスタロ６の中に箇か
れ、それから和レジスタ８０ヘロードされる。次の１６
ビット・ブロックも一時しジスタロ６の中に置かれるが
、この時は和レジスタにロードされる前に、桁送り器５
２において］６ビットだけ左へ桁送りされる。残ｐの２
つの１６ビット・ブロックも、６４ビット整数が和レジ
スタ８０において組立てられるまで、同様にロードおよ
び桁送りされる。和レジスタ８０には１６個の先行零が
依然として置かれている。ここで正規化を行うことがで
きる。和レジスタ８０は８つの８人カッアゲートを含み
、それらの入力端子が内部の和レジスタに結合され、そ
れらのノアゲートの出力端子がコード化回路へ結合され
る。
Ｕ３２への数のロードについて説明する。データ、たと
えばＢＩＵ３Ｑにエフ１６ビット・ブロックで転送され
た６４ビット整数が１つの一時しジスタロ６の中に箇か
れ、それから和レジスタ８０ヘロードされる。次の１６
ビット・ブロックも一時しジスタロ６の中に置かれるが
、この時は和レジスタにロードされる前に、桁送り器５
２において］６ビットだけ左へ桁送りされる。残ｐの２
つの１６ビット・ブロックも、６４ビット整数が和レジ
スタ８０において組立てられるまで、同様にロードおよ
び桁送りされる。和レジスタ８０には１６個の先行零が
依然として置かれている。ここで正規化を行うことがで
きる。和レジスタ８０は８つの８人カッアゲートを含み
、それらの入力端子が内部の和レジスタに結合され、そ
れらのノアゲートの出力端子がコード化回路へ結合され
る。
このコード化回路はどれだけの数のバイトが全零である
かを識別する。８つのバイトの全てが全零であるとする
と、零指示器がただちに作動させられる。０〜７バイト
が全零であれば、全零バイトの数が先行零カウンタ１５
４にロードされる。この先行零カウンタ１５４はシフト
・カウント・レジスタ１４６へ結合され、このレジスタ
の出力端子はマルチプレクサ１４８へ結合される。この
マルチプレクサの出力はプログラム可能な桁送ｐ器５２
における桁送夕の数を制ｊ御する之めに用いられ、それ
により和レジスタ８０の内容の設定を全部零のバイトの
数だけ左へ桁送りさせる。同様に、今１つのコード化回
路の入力端子はレジスタ８０の最高位バイトの８ビット
場所に結合される。３ビット・フィールドが先行零カウ
ンタ１５４と、シフト・カウント・レジスタ１４６と、
マルチプレクサ１４８へ同様にロードされて、和レジス
タ８０の内Ｓを左へ先行バイト中の零ビット場所の残り
の数だけ桁送シする。それから、先行零カウンタ１５４
に貯えられているバイト桁送りとビット桁送りの数が指
数回路１４２へ結合され、そこにおいて訂正された指数
が発生され血。それから、整数を表わす正規化された数
がレジスタ・ファイル５０に貯えられる。
かを識別する。８つのバイトの全てが全零であるとする
と、零指示器がただちに作動させられる。０〜７バイト
が全零であれば、全零バイトの数が先行零カウンタ１５
４にロードされる。この先行零カウンタ１５４はシフト
・カウント・レジスタ１４６へ結合され、このレジスタ
の出力端子はマルチプレクサ１４８へ結合される。この
マルチプレクサの出力はプログラム可能な桁送ｐ器５２
における桁送夕の数を制ｊ御する之めに用いられ、それ
により和レジスタ８０の内容の設定を全部零のバイトの
数だけ左へ桁送りさせる。同様に、今１つのコード化回
路の入力端子はレジスタ８０の最高位バイトの８ビット
場所に結合される。３ビット・フィールドが先行零カウ
ンタ１５４と、シフト・カウント・レジスタ１４６と、
マルチプレクサ１４８へ同様にロードされて、和レジス
タ８０の内Ｓを左へ先行バイト中の零ビット場所の残り
の数だけ桁送シする。それから、先行零カウンタ１５４
に貯えられているバイト桁送りとビット桁送りの数が指
数回路１４２へ結合され、そこにおいて訂正された指数
が発生され血。それから、整数を表わす正規化された数
がレジスタ・ファイル５０に貯えられる。
次に、ファイル・フォーマットにおける３２ビット実数
の正規化について説明する。ＢＩＵからの３２ビットＭ
は、１６の下位ビットを有する語１と、１６の上位ビッ
トを有する飴２とより成ることが特徴である。値４０が
マイクロコードの制御に従って丸めパラメータ表１５８
からロードされる。
の正規化について説明する。ＢＩＵからの３２ビットＭ
は、１６の下位ビットを有する語１と、１６の上位ビッ
トを有する飴２とより成ることが特徴である。値４０が
マイクロコードの制御に従って丸めパラメータ表１５８
からロードされる。
丸めパラメータ表１５８はシフト・カウント・レジスタ
１４６へ結合され、その結果として、語１の桁送りされ
次位が和レジスタ８０に貯えられる。それから飴２がレ
ジスタＡＳＥの中に置かれる。このレジスタＡＳＥは左
から右へ符号ビットと、指数ビットと、７個の上位ビッ
トを含む。マ九、丸めパラメータ表１５８からの５７場
所だけのＡＳＥの内容の左桁送９に続いて、１だけ右桁
送ｇが行われ、ｌが最上位置のビット位置に置かれる。
１４６へ結合され、その結果として、語１の桁送りされ
次位が和レジスタ８０に貯えられる。それから飴２がレ
ジスタＡＳＥの中に置かれる。このレジスタＡＳＥは左
から右へ符号ビットと、指数ビットと、７個の上位ビッ
トを含む。マ九、丸めパラメータ表１５８からの５７場
所だけのＡＳＥの内容の左桁送９に続いて、１だけ右桁
送ｇが行われ、ｌが最上位置のビット位置に置かれる。
それから、レジスタＡＳＥの内容が加算により和レジス
タ８０に加えられて正規化された実数を生ずる。８０ビ
ット・ファイル・フォーマット内に含意先行ｌが含まれ
る。メモリ実数の指数が指数バス４９を介して指数回路
１４２へ結合され、そこで特殊ケースの例外についてテ
ストされ、ファイル・７オーマツトの指数に変換される
。正規化され友小数とファイル・フォーマット指数が次
にレジスタ・ファイル５０にロードされる。
タ８０に加えられて正規化された実数を生ずる。８０ビ
ット・ファイル・フォーマット内に含意先行ｌが含まれ
る。メモリ実数の指数が指数バス４９を介して指数回路
１４２へ結合され、そこで特殊ケースの例外についてテ
ストされ、ファイル・７オーマツトの指数に変換される
。正規化され友小数とファイル・フォーマット指数が次
にレジスタ・ファイル５０にロードされる。
１８桁ＢＣＤは、ホーナーの法則を実施アルゴリズムと
して用いる一連の掛算（１つの左桁送りと三重桁送りの
加算）を用いて、８０ビット・ファイル・フォーマット
へ翻訳される。
して用いる一連の掛算（１つの左桁送りと三重桁送りの
加算）を用いて、８０ビット・ファイル・フォーマット
へ翻訳される。
ファイル・フォーマットから選択されたデータ形式への
変換は次のようにして行われる。整数の場合ニは、デー
タ・フォーマットで衣わすことができる指数の最大数が
指数ＲＯＭ１６０から指数回路１４２へ読込オれる。変
換すべき数の指数と最大数の間の差（ｄ＝最大指針−指
数）がマイクロコードの制御の下に発生されて、指数回
路１４２にょジｐべられる。ｄが零より小さいとすると
、あふれ状態になって誤９７ラグが発生される。ｄが零
に等しいとすると、質排すべき数が正（我々の規約によ
Ｖ）であればあぶれが指示され、ま念は変換すべき数が
負であれば小数がｉ、ｏｏｏ、、、ｏでなければあぶれ
が生ずる（これは表現できる負の最大数である）。さも
なければその数は妥当であると考えられる。ｄが零より
大きければ、指数回路１４２から線１４４を介してシフ
ト・カウント・レジスタ１４６へｄが転送される結果と
して、小数部がｄ場所分だけ右へ桁送りされる。
変換は次のようにして行われる。整数の場合ニは、デー
タ・フォーマットで衣わすことができる指数の最大数が
指数ＲＯＭ１６０から指数回路１４２へ読込オれる。変
換すべき数の指数と最大数の間の差（ｄ＝最大指針−指
数）がマイクロコードの制御の下に発生されて、指数回
路１４２にょジｐべられる。ｄが零より小さいとすると
、あふれ状態になって誤９７ラグが発生される。ｄが零
に等しいとすると、質排すべき数が正（我々の規約によ
Ｖ）であればあぶれが指示され、ま念は変換すべき数が
負であれば小数がｉ、ｏｏｏ、、、ｏでなければあぶれ
が生ずる（これは表現できる負の最大数である）。さも
なければその数は妥当であると考えられる。ｄが零より
大きければ、指数回路１４２から線１４４を介してシフ
ト・カウント・レジスタ１４６へｄが転送される結果と
して、小数部がｄ場所分だけ右へ桁送りされる。
フォーマット実数からメモリへの変換は指数回路１４２
における指数の検をと丸めにより同様に行われる。和レ
ジスタ８０内の８０ビット数が丸めパラメータ表１５８
により決定されｔ一定の数の場所だけ左へ桁送りされる
。たとえば、２３ビットのシグニフイカンドを有する単
精度の数が４０場所だけ左へ桁送りされる。ガード（Ｇ
）ビットと丸め（８）ビットおよびステイツキイ（Ｓ）
ビットが和レジスタ８０の残りの右端部から以下に記載
のようにして計算される。変撲すべき元の数はレジスタ
・ファイル５０からコピーされ、それから２３ビットだ
け右へ桁送りされ、Ｇ、Ｒ，Ｓビットは右端につけられ
る。ファイル・フォーマットにおける最上位の１ビット
は抑制される。そうすると小数を丸めることができ、Ｂ
ＩＵ３０ を経てユーザーへ１６ビット・セグメントで
転送するために、指数回路１４２からの調べられた指数
とともにレジスタに貯えることができる。
における指数の検をと丸めにより同様に行われる。和レ
ジスタ８０内の８０ビット数が丸めパラメータ表１５８
により決定されｔ一定の数の場所だけ左へ桁送りされる
。たとえば、２３ビットのシグニフイカンドを有する単
精度の数が４０場所だけ左へ桁送りされる。ガード（Ｇ
）ビットと丸め（８）ビットおよびステイツキイ（Ｓ）
ビットが和レジスタ８０の残りの右端部から以下に記載
のようにして計算される。変撲すべき元の数はレジスタ
・ファイル５０からコピーされ、それから２３ビットだ
け右へ桁送りされ、Ｇ、Ｒ，Ｓビットは右端につけられ
る。ファイル・フォーマットにおける最上位の１ビット
は抑制される。そうすると小数を丸めることができ、Ｂ
ＩＵ３０ を経てユーザーへ１６ビット・セグメントで
転送するために、指数回路１４２からの調べられた指数
とともにレジスタに貯えることができる。
ＢＣＤ整舷０場合にはファイル・フォーマットにされた
数は１０ により除される。その商が１より小さけれ
ば、その商は商の指数に等しいビット数により非正規化
され、ループに入って、その商に１０を乗じ、上位４ビ
ットを差し引いて各ＢＣＤ桁を形成することにより各Ｂ
ＣＤ桁が抽出される。
数は１０ により除される。その商が１より小さけれ
ば、その商は商の指数に等しいビット数により非正規化
され、ループに入って、その商に１０を乗じ、上位４ビ
ットを差し引いて各ＢＣＤ桁を形成することにより各Ｂ
ＣＤ桁が抽出される。
外部メモリから受けたオペランドは１６ビット語のバウ
ンダリへ予めフォーマットされ、 ＢＩＵ／ＦＩＩＪイ
ンターフェイス３４を介してＦ’ＥＵ３２ヘリアルタイ
ムで転送される。引き続く加算が小数部と指数部、およ
びオペランドのｎ類を識別するセット・タグを形成する
ように、１６ビットＩを加算器５４に置くためにＦＥＵ
３２はプログラム可能な桁送り器５２を用いる。ＦＥＵ
３２ の制御はマイクロコード制御エンジンすなわち制
御ロジック６８にエフ行われる。この制御ロジック６８
はその命令ヲＢ Ｉ Ｕ／ＦＥＵインターフェイス・ユ
ニット３４内のレジスタから受ける。
ンダリへ予めフォーマットされ、 ＢＩＵ／ＦＩＩＪイ
ンターフェイス３４を介してＦ’ＥＵ３２ヘリアルタイ
ムで転送される。引き続く加算が小数部と指数部、およ
びオペランドのｎ類を識別するセット・タグを形成する
ように、１６ビットＩを加算器５４に置くためにＦＥＵ
３２はプログラム可能な桁送り器５２を用いる。ＦＥＵ
３２ の制御はマイクロコード制御エンジンすなわち制
御ロジック６８にエフ行われる。この制御ロジック６８
はその命令ヲＢ Ｉ Ｕ／ＦＥＵインターフェイス・ユ
ニット３４内のレジスタから受ける。
浮動小数点命令により求められ几動作をＦＥＵ３２が実
行すると、ＦＥＵ３２は実行条件と誤り条件の少くとも
一方に関する情報を状態語レジスタ４４とタグ・レジス
タ４６へ転送し、それからそれらはユーザーへ中継され
る。前記し友ように、ＢＩＵ／ＢＦＵインターフェイス
・ユニット３４は指令とオペランドおよび状態を表わす
信号をＢＩＵ３０とＦＥＵ ３２の間でやジ取りさせる
。ＦＰＵ２２に入ると、オペランドの各部分はＢＩＵ３
０ を介してＢＩＵ／ＦＥＵインターフェイス・ユニッ
ト３４内のプレフォーマットへ転送され、それからＦＥ
Ｕ３２へ転送される。ＦＥＵ３２においてオペランドは
妥当性チエツクｆｅ１回受け、全てのオペランドの計算
に用いるファイル・フォーマットに再びバックされる。
行すると、ＦＥＵ３２は実行条件と誤り条件の少くとも
一方に関する情報を状態語レジスタ４４とタグ・レジス
タ４６へ転送し、それからそれらはユーザーへ中継され
る。前記し友ように、ＢＩＵ／ＢＦＵインターフェイス
・ユニット３４は指令とオペランドおよび状態を表わす
信号をＢＩＵ３０とＦＥＵ ３２の間でやジ取りさせる
。ＦＰＵ２２に入ると、オペランドの各部分はＢＩＵ３
０ を介してＢＩＵ／ＦＥＵインターフェイス・ユニッ
ト３４内のプレフォーマットへ転送され、それからＦＥ
Ｕ３２へ転送される。ＦＥＵ３２においてオペランドは
妥当性チエツクｆｅ１回受け、全てのオペランドの計算
に用いるファイル・フォーマットに再びバックされる。
ＢＩＵ／ＦＥＵインターフェイス・ユニット３４内のプ
レフォーマットは、オペランドをバック・ツー・バック
・メモリ・サイクルを用いて転送できるように、再バッ
キングを一連のｍユニットの加算にできる。Ｂ Ｉ Ｕ
／Ｆ ＥＵインターフェイス・ユニット３４の主な目的
の１つは、数値処理装置に、メモリの奇数と偶数のアド
レスへ情報を与える語ユーザーとバイトユーザーとをイ
ンターフェイスすることである。この種のサービスを行
うのに適当な回路が１９７８年５月３０日付の未決の米
国特許出願第９１０１０３号に開示されている。いずれ
のケースにおいても、情報は２バイト語としてＢＩＵ／
ＦＥＵインターフェイス・ユニット３４によりＦＥＵ３
２へ一様に与えられる。
レフォーマットは、オペランドをバック・ツー・バック
・メモリ・サイクルを用いて転送できるように、再バッ
キングを一連のｍユニットの加算にできる。Ｂ Ｉ Ｕ
／Ｆ ＥＵインターフェイス・ユニット３４の主な目的
の１つは、数値処理装置に、メモリの奇数と偶数のアド
レスへ情報を与える語ユーザーとバイトユーザーとをイ
ンターフェイスすることである。この種のサービスを行
うのに適当な回路が１９７８年５月３０日付の未決の米
国特許出願第９１０１０３号に開示されている。いずれ
のケースにおいても、情報は２バイト語としてＢＩＵ／
ＦＥＵインターフェイス・ユニット３４によりＦＥＵ３
２へ一様に与えられる。
ＦＰＵ ２２の演算の中心部は加算器５４と、それに関
連するレジスタ、桁送ジ器および制御回路より成るナノ
マシンの周囲に集中させられている。
連するレジスタ、桁送ジ器および制御回路より成るナノ
マシンの周囲に集中させられている。
ナノマシンは高度の算術計算をファイル・フォー１ツト
で、ハードウェアにおいて高速で直接行うことができる
性能で特徴づけられている。
で、ハードウェアにおいて高速で直接行うことができる
性能で特徴づけられている。
ナノマシンが第７図に示されている。このナノマシンは
乗算、除算、平方根および法演算のために本発明で用い
られる動作ルーチンについて考えることにより良く理解
できる。
乗算、除算、平方根および法演算のために本発明で用い
られる動作ルーチンについて考えることにより良く理解
できる。
Ａ９乗算
まず乗算ルーチンについて説明する。ここで説明する実
施例においては、各クロック・サイクルの間に２ビット
が並列に処理される。
施例においては、各クロック・サイクルの間に２ビット
が並列に処理される。
乗数が周知のプログラム制御に従ってスキップ桁送り器
５８ヘロードされる。このスキップ桁送り器５８は通常
の双方向桁送りレジスタであって、乗算ルーチンにおい
ては、制御回路７０（第７図）からの制御に応答して、
各クロック・サイクルごとにその内容を右へ２位置だけ
桁送りする。現在の乗数制御コードを指示するために最
も右側の２ビットが用いられる。スキップ桁送り器５８
は、本発明に合致する周知の原理に従って構成されてイ
ルランダム・ロジックより成る制御回路７０へ結合され
る。３ビット加薯を避けるためにマルチプレクサも制御
する制御回路７０内の平衡フリップフロップ（ＦＦ）が
用いられる。第１表はビット対乗数の関数としての制御
回路ＴＯの動作と、回路１０内の平衡ＦＦの平衡とをｐ
約して示すものである。
５８ヘロードされる。このスキップ桁送り器５８は通常
の双方向桁送りレジスタであって、乗算ルーチンにおい
ては、制御回路７０（第７図）からの制御に応答して、
各クロック・サイクルごとにその内容を右へ２位置だけ
桁送りする。現在の乗数制御コードを指示するために最
も右側の２ビットが用いられる。スキップ桁送り器５８
は、本発明に合致する周知の原理に従って構成されてイ
ルランダム・ロジックより成る制御回路７０へ結合され
る。３ビット加薯を避けるためにマルチプレクサも制御
する制御回路７０内の平衡フリップフロップ（ＦＦ）が
用いられる。第１表はビット対乗数の関数としての制御
回路ＴＯの動作と、回路１０内の平衡ＦＦの平衡とをｐ
約して示すものである。
第１表
ＯＢ Ｏ
ＩＢ Ｏ
ＩＢ ０
２Ｂ ０
２Ｂ Ｏ
−Ｂ １
−Ｂ １
０Ｂ １
被乗数は内部６４ビット小数バス４８からのプログラム
制御に従ってＢレジスタ７２ヘロードされる。このＢレ
ジスタ７２の出力はマルチプレクサγ４により制御され
、このマルチプレクサは制御回路ＴＯにより制御される
。マルチプレクサＴ４はその出力端子を加算器５４の一
方の側へ結合する。加算器５４の他方の側は小数バス４
８へ結合される。加算器５４の出力端子は和桁送ジ器Ｔ
６へ結合され、マシン制御回路７８により選択的に制御
される。和桁送ジ器γ６の出力端子はマスク・スレーブ
・レジスタ８０へ結合される。
制御に従ってＢレジスタ７２ヘロードされる。このＢレ
ジスタ７２の出力はマルチプレクサγ４により制御され
、このマルチプレクサは制御回路ＴＯにより制御される
。マルチプレクサＴ４はその出力端子を加算器５４の一
方の側へ結合する。加算器５４の他方の側は小数バス４
８へ結合される。加算器５４の出力端子は和桁送ジ器Ｔ
６へ結合され、マシン制御回路７８により選択的に制御
される。和桁送ジ器γ６の出力端子はマスク・スレーブ
・レジスタ８０へ結合される。
次に、第１表を参照しながら、第７図に示す回路の動作
を説明する。制御回路７０の平衡ＦＦの旧平衡が零の場
合には、ＢレジスタＴ２の内容が零にセットされて、乗
数す。ｂｌがそれぞれｏｏ、ｏｉまたは１０であるかに
応じて直結され、または左へ１ビット位置だけ桁送りさ
れて結合される。旧平衡が零で乗数が１１の場合には、
ＢレジスタＴ２の内容の補数がとられて平衡ＦＦがセッ
トされ、そｎ以外は平衡ＦＦはＭｃ１表に示されている
ようにリセットされたままである。平衡ＦＦの前の値が
１である場合、すなわち、サイクルの初めにこのＦＦが
セットされた場合には、乗数が００，０１゜１０または
１１のいずれであるかに応じて、Ｂレジスタ７２の内容
は、桁送りなしで、左桁送りで、もしくは補数をとられ
て加算器５４の右側へ結合され、あるいは零にセットさ
れる。Ｊまた、第１表に示すように、旧平衡が１で乗数
が１０ま九ｔ’ｉｌｌの時には、平衡ＦＦはセットされ
たままであり、それ以外の場合にはリセットされる。第
１表に示されている方法は係数０．１ま友は２を乗する
ために零乗算すなわち簡単な左桁送りを用いている。
を説明する。制御回路７０の平衡ＦＦの旧平衡が零の場
合には、ＢレジスタＴ２の内容が零にセットされて、乗
数す。ｂｌがそれぞれｏｏ、ｏｉまたは１０であるかに
応じて直結され、または左へ１ビット位置だけ桁送りさ
れて結合される。旧平衡が零で乗数が１１の場合には、
ＢレジスタＴ２の内容の補数がとられて平衡ＦＦがセッ
トされ、そｎ以外は平衡ＦＦはＭｃ１表に示されている
ようにリセットされたままである。平衡ＦＦの前の値が
１である場合、すなわち、サイクルの初めにこのＦＦが
セットされた場合には、乗数が００，０１゜１０または
１１のいずれであるかに応じて、Ｂレジスタ７２の内容
は、桁送りなしで、左桁送りで、もしくは補数をとられ
て加算器５４の右側へ結合され、あるいは零にセットさ
れる。Ｊまた、第１表に示すように、旧平衡が１で乗数
が１０ま九ｔ’ｉｌｌの時には、平衡ＦＦはセットされ
たままであり、それ以外の場合にはリセットされる。第
１表に示されている方法は係数０．１ま友は２を乗する
ために零乗算すなわち簡単な左桁送りを用いている。
３の乗算が求められた時は、実際に起ることは、２ビッ
ト左桁送シによる４の乗算に、２の補数の減算を組合わ
せ友ものである。乗算中は加算器５４の出力はマシン制
御回路Ｔ８からの桁送りカウント制御によシ、和桁送り
器７６の中で右へ２位置だけ自動的に桁送シされる。乗
算中に最も右側のビットはＧＲＳビットになって、後で
説明するように丸めの九めに用いられる。スレーブ・レ
ジスタ８４の和が加算器５４の左側への入力として用い
られる。
ト左桁送シによる４の乗算に、２の補数の減算を組合わ
せ友ものである。乗算中は加算器５４の出力はマシン制
御回路Ｔ８からの桁送りカウント制御によシ、和桁送り
器７６の中で右へ２位置だけ自動的に桁送シされる。乗
算中に最も右側のビットはＧＲＳビットになって、後で
説明するように丸めの九めに用いられる。スレーブ・レ
ジスタ８４の和が加算器５４の左側への入力として用い
られる。
たとえば、数１１１１と１０１０すなわち１０進法で１
５と１０乗算について考えてみる。本発明における正常
な動作においては、数は通常正規化されるが、ここで例
により説明する原理は数が正規化されているか否かにか
かわらず同じである。乗数１１１１がスキップ桁送り器
５８へ挿入される。
５と１０乗算について考えてみる。本発明における正常
な動作においては、数は通常正規化されるが、ここで例
により説明する原理は数が正規化されているか否かにか
かわらず同じである。乗数１１１１がスキップ桁送り器
５８へ挿入される。
被乗数１０１０はＢレジスタＴ２ヘロードされる。
最初の数字対がス千ツブ桁送シ器５８から桁送りによシ
出されて制御回路ＴＯへ与えられる。この制御回路は第
１表に示されているロジックに従って、ＢレジスタＴ２
の補数をマルチプレクサ７４を介して加算器５４の右側
へ結合させる。レジスタ７２の内容の補数が求められる
理由は、和桁送シ器Ｔ６へ−１０１０として結合さｎて
いる加算器５４における減算が求められ、加算器５４の
右側が、和レジスタＢＯのクリヤにより、零に初期設定
されているからである。桁送りレジスタＴ６は−１０１
０を右へ２位置だけ桁送υして部分移−００１０１０を
残す。平衡ＦＦがセットされ、スキップ桁送り器５８内
の数字対が制御回路ＴＯへ結合される。
出されて制御回路ＴＯへ与えられる。この制御回路は第
１表に示されているロジックに従って、ＢレジスタＴ２
の補数をマルチプレクサ７４を介して加算器５４の右側
へ結合させる。レジスタ７２の内容の補数が求められる
理由は、和桁送シ器Ｔ６へ−１０１０として結合さｎて
いる加算器５４における減算が求められ、加算器５４の
右側が、和レジスタＢＯのクリヤにより、零に初期設定
されているからである。桁送りレジスタＴ６は−１０１
０を右へ２位置だけ桁送υして部分移−００１０１０を
残す。平衡ＦＦがセットされ、スキップ桁送り器５８内
の数字対が制御回路ＴＯへ結合される。
ｔ−ｅ、平衡ＦＦの旧平衡が１である時の数字１１は零
をマルチプレクサ７４を介して加算器５４の右側へ結合
させるが、その時には平衡ＦＦはセットされたままであ
る。和は和桁送り器Ｔ６において２桁だけ右へ再び送ら
れ、和レジスタ８０に部分積−００００１０１０を残す
。この部分積は加算器５４の左側へ結合され、次の数字
対００が制御回路７０へ結合される。第１表に示されて
いるように、旧平衡が１である時の乗数対００はＢレジ
スタＴ２の内容とな）、この内容はマルチプレクサ７４
を介して加算器５４の右側へ加えられて最後の部分積に
加え合わされる。その結果は１０１０−００００１０１
０す々わち１００１０１１０ である。これは最終結果
であって、この２進数に等しい１０進数は１５０である
。以上の例は符号付きの負表記法で述べたが、計算は実
際には２の補数で行われる。この例では説明を明確にす
る目的だけの次めに符号つき負を用い次。
をマルチプレクサ７４を介して加算器５４の右側へ結合
させるが、その時には平衡ＦＦはセットされたままであ
る。和は和桁送り器Ｔ６において２桁だけ右へ再び送ら
れ、和レジスタ８０に部分積−００００１０１０を残す
。この部分積は加算器５４の左側へ結合され、次の数字
対００が制御回路７０へ結合される。第１表に示されて
いるように、旧平衡が１である時の乗数対００はＢレジ
スタＴ２の内容とな）、この内容はマルチプレクサ７４
を介して加算器５４の右側へ加えられて最後の部分積に
加え合わされる。その結果は１０１０−００００１０１
０す々わち１００１０１１０ である。これは最終結果
であって、この２進数に等しい１０進数は１５０である
。以上の例は符号付きの負表記法で述べたが、計算は実
際には２の補数で行われる。この例では説明を明確にす
る目的だけの次めに符号つき負を用い次。
Ｂ、除算
マシン・ハードウェアにより除算を行うために、！７図
に示す回路では非回復法（ｎｏｎ −ｒｅｓｔｏｒｌｎ
ｇｍｅｔｈｏｄ）が行われる。除数がプログラム制御に
従ってＢレジスメア２ヘロードされ、被除数は和レジス
タ８０ヘロート°される。それ力為ら、前の計算の符号
に応じて、一連の加算と減算が加算器５４において行わ
れる。いいかえれば、Ｂレジスタ７２の内容が和レジス
タ８０の内容に対して加算または減算が行われて、前の
演算の符号に従ってｖ「シい和を生ずる。各演算におけ
る符号の値は回路８６によシ反転されてから商シフトレ
ジスタ６２へ与えられる。いいかえれば、和の符号が正
であれば、次の演算は減算である。、これとは逆に、和
の符号が負であれば、次の演算は加算である。したがっ
て、商シフトレジスタ６２においてビットごとに商が組
立てられる。
に示す回路では非回復法（ｎｏｎ −ｒｅｓｔｏｒｌｎ
ｇｍｅｔｈｏｄ）が行われる。除数がプログラム制御に
従ってＢレジスメア２ヘロードされ、被除数は和レジス
タ８０ヘロート°される。それ力為ら、前の計算の符号
に応じて、一連の加算と減算が加算器５４において行わ
れる。いいかえれば、Ｂレジスタ７２の内容が和レジス
タ８０の内容に対して加算または減算が行われて、前の
演算の符号に従ってｖ「シい和を生ずる。各演算におけ
る符号の値は回路８６によシ反転されてから商シフトレ
ジスタ６２へ与えられる。いいかえれば、和の符号が正
であれば、次の演算は減算である。、これとは逆に、和
の符号が負であれば、次の演算は加算である。したがっ
て、商シフトレジスタ６２においてビットごとに商が組
立てられる。
ここで、１５０を１５で除す例について考えることにす
る。除算は正規化され念フォーマットの両方のオペラン
ドで行われる。し九がって、和レジスタ８０の内容は加
算器５４の左側へ１５０を表わす１００１１ ０１１０
として結合され、加算器５４の右側へは１５を表わす−
１１１１００００が結合される。この減算の結果は−１
０１１１１０で、これは和桁送りレジスタγ６へ与えら
れ、そこで１シン制御回路７Ｂからの桁送シカウントに
よる制御で、左へ１ビット位置だけ桁送りさせられる。
る。除算は正規化され念フォーマットの両方のオペラン
ドで行われる。し九がって、和レジスタ８０の内容は加
算器５４の左側へ１５０を表わす１００１１ ０１１０
として結合され、加算器５４の右側へは１５を表わす−
１１１１００００が結合される。この減算の結果は−１
０１１１１０で、これは和桁送りレジスタγ６へ与えら
れ、そこで１シン制御回路７Ｂからの桁送シカウントに
よる制御で、左へ１ビット位置だけ桁送りさせられる。
そうすると和レジスタ８０の内容は−１０１１１１００
となる。この結果は負荷であるから商シフトレジスタ６
２に零がロードされ、レジスタ７２の内容が加算器５４
における次のサイクルにおいて和レジスタ８０の内容に
加え合わされる。桁送シレジスタＴ６内の内容は左へ１
だけ桁送シされた後で０１１１１０００である。結果が
正であるから、シフトレジスタＴ６から符号をとり、そ
れを回路８６により反転させることによシ２進１が商シ
フトレジスタ６２ヘロードされる。同様に、桁送りレジ
スタ７６における次に桁送シされる和は−１１１１００
００である。そのために商シフトレジスタ６２へ零がロ
ードされる。次のサイクルでは正の零が桁送シレジスタ
７６内での和であシ、商シフトレジスタ６２で右へ１ビ
ット位置だけ桁送夛されて正の１となる。引き続く各サ
イクルにおいて０が桁送シされる。その結果として商シ
フトレジスメ６２の内容は１０１０すなわち１０進の１
０になる。１０進数へは以下に説明する指数制御によシ
変換される。
となる。この結果は負荷であるから商シフトレジスタ６
２に零がロードされ、レジスタ７２の内容が加算器５４
における次のサイクルにおいて和レジスタ８０の内容に
加え合わされる。桁送シレジスタＴ６内の内容は左へ１
だけ桁送シされた後で０１１１１０００である。結果が
正であるから、シフトレジスタＴ６から符号をとり、そ
れを回路８６により反転させることによシ２進１が商シ
フトレジスタ６２ヘロードされる。同様に、桁送りレジ
スタ７６における次に桁送シされる和は−１１１１００
００である。そのために商シフトレジスタ６２へ零がロ
ードされる。次のサイクルでは正の零が桁送シレジスタ
７６内での和であシ、商シフトレジスタ６２で右へ１ビ
ット位置だけ桁送夛されて正の１となる。引き続く各サ
イクルにおいて０が桁送シされる。その結果として商シ
フトレジスメ６２の内容は１０１０すなわち１０進の１
０になる。１０進数へは以下に説明する指数制御によシ
変換される。
Ｃ１法演算
法演算は、サイクルの回数が２つの数における指数の差
により決定されるということを除き、前記し九除算と同
じゃシ方で第７図に示す回路で行われる。剰余は和レジ
スタ８０に現われる。たとえば、ｌＯモジュａ８につい
て考えてみる。、マず、１０１０を和レジスタ８０にロ
ードし、１０００４−Ｂレジス／７２ヘロードする。こ
れら２つの値は同じ指数を有するから、マシン制御に従
って１つのサイクルが行われる。前記した除算ルーチン
に従って、Ｂレジスメア２の内容が加算器５４において
和レジスタ８０の内容から差し引かれて、剰余１０を和
侍送りレジスタ７６に残す。その剰余１０は和レジスタ
８０へ与えられる。２つの数の指数は等しいから、法演
算は１つのサイクルで終シ、結果は小数バス４８へ与え
られる。
により決定されるということを除き、前記し九除算と同
じゃシ方で第７図に示す回路で行われる。剰余は和レジ
スタ８０に現われる。たとえば、ｌＯモジュａ８につい
て考えてみる。、マず、１０１０を和レジスタ８０にロ
ードし、１０００４−Ｂレジス／７２ヘロードする。こ
れら２つの値は同じ指数を有するから、マシン制御に従
って１つのサイクルが行われる。前記した除算ルーチン
に従って、Ｂレジスメア２の内容が加算器５４において
和レジスタ８０の内容から差し引かれて、剰余１０を和
侍送りレジスタ７６に残す。その剰余１０は和レジスタ
８０へ与えられる。２つの数の指数は等しいから、法演
算は１つのサイクルで終シ、結果は小数バス４８へ与え
られる。
０、平方根
８７図に示されている回路は非復旧法に従ってハードウ
ェアにおいて平方根演算も行う。この場合には引数がス
キップ桁送り器５８ヘロードされる。Ｂレジスメア２と
和レジスタ８０は初めにクリヤされる。演算中にルート
がＢレジスメア２へ与えられて、回路８６から結合され
た符号ビットから、１度に１ビットだけ右から左へ桁送
りされる２０）各サイクルごとに２ビットがスキップ桁
送９器５Ｂの左端部から取り出されて、加算器５４の左
側入力端子において部分剰余の右端部へ付加される。そ
のような各桁送りの間にビット対１１が、Ｂレジスメア
２内で形成された部分ルートの右側入力端子へ与えられ
る。それらの演算は周知のランダム・ロジックにより制
御される。そのランダム・ロジックは本発明に従って選
択的に作動させられる。それから加算または減算が加算
器５４で行われる。前の剰余の符号が、現在の部分ルー
トが補数をとられるか否かを決定し、前の剰余の符号が
正の場合には現在の部分ルートは補数をとられない１ま
にされる。加薯、器５４からの和出力は和桁送シレジス
メ７６において、マシン制御回路７８からの桁送シカウ
ント制御信号に応答して、左へ２ビット位置だけ桁送シ
される。演η、が終ると、総ルートがＢレジスメア２に
含マれる。
ェアにおいて平方根演算も行う。この場合には引数がス
キップ桁送り器５８ヘロードされる。Ｂレジスメア２と
和レジスタ８０は初めにクリヤされる。演算中にルート
がＢレジスメア２へ与えられて、回路８６から結合され
た符号ビットから、１度に１ビットだけ右から左へ桁送
りされる２０）各サイクルごとに２ビットがスキップ桁
送９器５Ｂの左端部から取り出されて、加算器５４の左
側入力端子において部分剰余の右端部へ付加される。そ
のような各桁送りの間にビット対１１が、Ｂレジスメア
２内で形成された部分ルートの右側入力端子へ与えられ
る。それらの演算は周知のランダム・ロジックにより制
御される。そのランダム・ロジックは本発明に従って選
択的に作動させられる。それから加算または減算が加算
器５４で行われる。前の剰余の符号が、現在の部分ルー
トが補数をとられるか否かを決定し、前の剰余の符号が
正の場合には現在の部分ルートは補数をとられない１ま
にされる。加薯、器５４からの和出力は和桁送シレジス
メ７６において、マシン制御回路７８からの桁送シカウ
ント制御信号に応答して、左へ２ビット位置だけ桁送シ
される。演η、が終ると、総ルートがＢレジスメア２に
含マれる。
たとえば、２５の平方根について考えてみる。
引数０１１００１がス中ツブ桁送り器５８にロードされ
、Ｂレジスタ７２と和レジスタ８０がクリヤされる。加
算器５４の左側入力端子がｏｏｏ ｏｏｏｏ。
、Ｂレジスタ７２と和レジスタ８０がクリヤされる。加
算器５４の左側入力端子がｏｏｏ ｏｏｏｏ。
０１に等しくセットされる。符号ビットが加算５４内の
２つまたは３つの場所に複製して与えられる。
２つまたは３つの場所に複製して与えられる。
零（０＝正）の和形成の符号は正であったから、レジス
メア２の内容の補数がとられて１１１１１１１゜１１が
加算器５４の右側入力端子へ挿入される。
メア２の内容の補数がとられて１１１１１１１゜１１が
加算器５４の右側入力端子へ挿入される。
桁上げが失われておシ、かつ和の符号が再び正であるか
ら加算器５４における加算の和は零である。。
ら加算器５４における加算の和は零である。。
回路８６からの反転された符号のために、Ｂレジスタ７
２の内容はいまは０００１である。加算器５４の左側へ
の次の入力は０００００００．１０ である。
２の内容はいまは０００１である。加算器５４の左側へ
の次の入力は０００００００．１０ である。
以前の和は桁送り器７６によ＃）２ビット位置だけ左へ
椿送りされたから、加算器５４の右側へは１１１ １１
１０．１１ が入力される。次の和は１１１１１１１
．０１すなわち負である。そうするとＢレジスメア２の
内容は００１０となシ、桁送シされた和レジスタの内容
は−１１０１となる。最後に、加算器５４の左側入力端
子と右側入力端子へ次に与えられる入力はそれぞれ１１
１ １１０１．０１ と０００００１０．１１である。
椿送りされたから、加算器５４の右側へは１１１ １１
１０．１１ が入力される。次の和は１１１１１１１
．０１すなわち負である。そうするとＢレジスメア２の
内容は００１０となシ、桁送シされた和レジスタの内容
は−１１０１となる。最後に、加算器５４の左側入力端
子と右側入力端子へ次に与えられる入力はそれぞれ１１
１ １１０１．０１ と０００００１０．１１である。
結果が正確であるから新しい和は正の零でアリ、平方根
がＢレジスタ７２に０１０１すなわち５として現われる
。
がＢレジスタ７２に０１０１すなわち５として現われる
。
Ｅ、丸め装置および丸め方法
第７図はＦＥＵ２２の演算部、とくに本発明の丸め回路
を示すものである。本発明で採用されている丸め方法は
、和および３つの丸めビットを発生する過程と、指定さ
れた丸め操作を行う過程との２つの過程より成る。丸め
ビットはガード＠）ビット、丸め（６）ビットおよびス
テイツキイ（Ｓ）ビットと名づけられる。
を示すものである。本発明で採用されている丸め方法は
、和および３つの丸めビットを発生する過程と、指定さ
れた丸め操作を行う過程との２つの過程より成る。丸め
ビットはガード＠）ビット、丸め（６）ビットおよびス
テイツキイ（Ｓ）ビットと名づけられる。
全ての演算は最終的には１つの点で２進加算に帰着する
。第７図で、約５ＭＨｚで動作している６４ビット幅の
２進加算器５４の出力端子は和桁送り器γ６に結合され
る。この和桁送シ器７６の出力端子ハマスタ／スレーブ
・レジスタ８０へ結合すれる。このレジスタ８０はその
３つの下位ビットとしてＧ、Ｒ，Ｓビットを含む。
。第７図で、約５ＭＨｚで動作している６４ビット幅の
２進加算器５４の出力端子は和桁送り器γ６に結合され
る。この和桁送シ器７６の出力端子ハマスタ／スレーブ
・レジスタ８０へ結合すれる。このレジスタ８０はその
３つの下位ビットとしてＧ、Ｒ，Ｓビットを含む。
この方法の第１の過程における和とＧ、Ｒ，Ｓビットの
発生の細部は、実行すべき演算の形式に応じて変る。た
とえば加算と減算について考えてみる。１．０１０１
Ｘ ２ と１．０Ｏ１１Ｘ２ というように指数の
大きさの異なる正規化された２つのオペランドの加算を
行うものとする１、小さい方のオペランドを０．０００
１．０１０１Ｘ２ へ非正規化する。この例では、説
明を簡単にするために、語の長さを４つの２進場所に限
定している。図示の爽織例では、標準語長は６４ビット
にセットされる。非正規化され友数の「尾」はピッ）
ｒｏｌｏｌＪである。次に、Ｇ、Ｒ，Ｓビットの値をこ
の尾の値によりセットする。尾の最上位ビットはガード
（Ｇ）ビットとなシ、尾の次のビットは丸め（８）ビッ
トとな夛、尾の残りの全てのビットのオア関数はステイ
ツキイ（８）ビットとなる。し九がって、この例におけ
る非正規化された数のＧ、Ｒ，Ｓビットはそれぞれ０，
１゜１である。それから希望の演算が行われる。第７図
には、加算器５４がその左側に正規化されたオペランド
のための入力端子を有し、右側に非正規化されたオペラ
ンドのための入力端子を有する様子が示されている。し
たがって、ここで説明している加算器５４への２つの入
力端子の幅は６４ピツトである。Ｇ、Ｒ，Ｓビットと桁
上げを含む次めに、加算器５４の出力端子の幅は６９ビ
ットである。
発生の細部は、実行すべき演算の形式に応じて変る。た
とえば加算と減算について考えてみる。１．０１０１
Ｘ ２ と１．０Ｏ１１Ｘ２ というように指数の
大きさの異なる正規化された２つのオペランドの加算を
行うものとする１、小さい方のオペランドを０．０００
１．０１０１Ｘ２ へ非正規化する。この例では、説
明を簡単にするために、語の長さを４つの２進場所に限
定している。図示の爽織例では、標準語長は６４ビット
にセットされる。非正規化され友数の「尾」はピッ）
ｒｏｌｏｌＪである。次に、Ｇ、Ｒ，Ｓビットの値をこ
の尾の値によりセットする。尾の最上位ビットはガード
（Ｇ）ビットとなシ、尾の次のビットは丸め（８）ビッ
トとな夛、尾の残りの全てのビットのオア関数はステイ
ツキイ（８）ビットとなる。し九がって、この例におけ
る非正規化された数のＧ、Ｒ，Ｓビットはそれぞれ０，
１゜１である。それから希望の演算が行われる。第７図
には、加算器５４がその左側に正規化されたオペランド
のための入力端子を有し、右側に非正規化されたオペラ
ンドのための入力端子を有する様子が示されている。し
たがって、ここで説明している加算器５４への２つの入
力端子の幅は６４ピツトである。Ｇ、Ｒ，Ｓビットと桁
上げを含む次めに、加算器５４の出力端子の幅は６９ビ
ットである。
この方法の第２の過程においては、次に選択した演算を
行う。上記の例では、和は１．０１０００１１Ｘ２６
である。加算の場合には、この和は和桁送り器７６によ
り直接に桁送りされ、マスタ／スレーブ・レジスタ８０
へ結合される。この、レジスタは演算前にクリヤされる
のが普通である。
行う。上記の例では、和は１．０１０００１１Ｘ２６
である。加算の場合には、この和は和桁送り器７６によ
り直接に桁送りされ、マスタ／スレーブ・レジスタ８０
へ結合される。この、レジスタは演算前にクリヤされる
のが普通である。
丸め操作においては、結果の小数部の最下位ビットに２
進の１を加えるか否かの決定が行われる。
進の１を加えるか否かの決定が行われる。
この「１」は、状態ビットｒＡＪを生ずる制御ロジック
信号がセットされているか否かに応じて、制御プログラ
ムに従って、演算結果の最下位ビットに加えられる。丸
め操作の前または丸め操作中に状態ビット「Ａ」は、誤
差ビットｒＰＪのように、状態レジスタにおいてセット
さｎる。これは演算結果のＧ、Ｒ，Ｓビットのオア関数
である。状態ビット「Ａ」は、プログラム制御の下に選
択された丸めモードに従って、周知のランダム・ロジッ
クによシ発生される。丸めモードは［ＲＣＪフィールド
に捕えられる。とのｆ−ＲＣＪフィールドは丸めモード
のための２ビット・コード、すなわち、ｒｉ＆も近い（
ｎｅａｒｅｓｔ）Ｊ ｒ上昇（ｕｐ）ｊ 、 ｒ
下降（ｄｏｗｎ）Ｊ、「チョップ（ｃｈｏｐ） Ｊ
よシ成る。チョップ・モードにおいては「Ａ」は単にＯ
Ｋ上セツトれ、その結果として演算結果の最下位ビット
へは２進「１」は決して加えられない。この結果は単に
チョップすなわち先端が切り取られるだけである。簡略
化し次この数値例では結果は１．０１０００×２ とな
る。
信号がセットされているか否かに応じて、制御プログラ
ムに従って、演算結果の最下位ビットに加えられる。丸
め操作の前または丸め操作中に状態ビット「Ａ」は、誤
差ビットｒＰＪのように、状態レジスタにおいてセット
さｎる。これは演算結果のＧ、Ｒ，Ｓビットのオア関数
である。状態ビット「Ａ」は、プログラム制御の下に選
択された丸めモードに従って、周知のランダム・ロジッ
クによシ発生される。丸めモードは［ＲＣＪフィールド
に捕えられる。とのｆ−ＲＣＪフィールドは丸めモード
のための２ビット・コード、すなわち、ｒｉ＆も近い（
ｎｅａｒｅｓｔ）Ｊ ｒ上昇（ｕｐ）ｊ 、 ｒ
下降（ｄｏｗｎ）Ｊ、「チョップ（ｃｈｏｐ） Ｊ
よシ成る。チョップ・モードにおいては「Ａ」は単にＯ
Ｋ上セツトれ、その結果として演算結果の最下位ビット
へは２進「１」は決して加えられない。この結果は単に
チョップすなわち先端が切り取られるだけである。簡略
化し次この数値例では結果は１．０１０００×２ とな
る。
「下降」丸めモードではｒＡＪは状態ビット「Ｐ」の論
理積に等しくセットされ、符号は演算結果の符号に等し
くされる。ｒＰＪすなわち、Ｇ、Ｒ。
理積に等しくセットされ、符号は演算結果の符号に等し
くされる。ｒＰＪすなわち、Ｇ、Ｒ。
Ｓビットのオア関数は１であシ、それによりそれらのビ
ットのいずれかが１の時は丸め誤差があることが示され
る。結果が正しければｒＰＪは零でおる。したがって、
結果が正または零でおるかに応じて、「１」が結果の最
下位ビットに加えられる。いずれの場合にも、丸め誤差
があるとした場合に、丸められた結果が負の無限大へ向
って接近する、すなわち下方へ丸められるように、１が
加えられる。
ットのいずれかが１の時は丸め誤差があることが示され
る。結果が正しければｒＰＪは零でおる。したがって、
結果が正または零でおるかに応じて、「１」が結果の最
下位ビットに加えられる。いずれの場合にも、丸め誤差
があるとした場合に、丸められた結果が負の無限大へ向
って接近する、すなわち下方へ丸められるように、１が
加えられる。
同様に、「上方」丸めモードにおいては、「Ａ」は状態
ピッ）「ＰＪの論理積および結果の符号の反転されたも
のに等しくセットされる。このモードでは結果は丸めら
れる。この場合にはプラス無限大へ向かう丸め誤差があ
る。
ピッ）「ＰＪの論理積および結果の符号の反転されたも
のに等しくセットされる。このモードでは結果は丸めら
れる。この場合にはプラス無限大へ向かう丸め誤差があ
る。
最後に、「最も近い」丸めモードにおいては、ガード・
ピッ）ｌ’−ＧＪの論理積に等しく「Ａ」はセットされ
、丸めビットとステイツキイ・ビットおよび結果の最下
位ビットとのＩ！ｉｉ！理和がとられる。
ピッ）ｌ’−ＧＪの論理積に等しく「Ａ」はセットされ
、丸めビットとステイツキイ・ビットおよび結果の最下
位ビットとのＩ！ｉｉ！理和がとられる。
ここで示した数値例では、正しい和は機械が表わすこと
ができる数１．０１００ と１．０１０１の間のどこか
にある。機械で表わすことができるそれら２つの数のち
ょうど間の数は１．０１００１である。したがって、Ｇ
ビットが零であるとすると、＠算結果は１．０１００の
方に近くなければならない。し九がって、状態ピッ）ｌ
’−ＡＪは零にセットされ、丸められた結果は１．０１
００となる。
ができる数１．０１００ と１．０１０１の間のどこか
にある。機械で表わすことができるそれら２つの数のち
ょうど間の数は１．０１００１である。したがって、Ｇ
ビットが零であるとすると、＠算結果は１．０１００の
方に近くなければならない。し九がって、状態ピッ）ｌ
’−ＡＪは零にセットされ、丸められた結果は１．０１
００となる。
しかし、Ｇビットと、ＳビットとＳビットのいずれかと
が零でないとすると、正しい結果は１．０１０１１よシ
大きくなければならず、状態ビットｒＡＪは１にセット
され、結果は表わすことができる最も近い数である１、
０１０１ まで丸められる。Ｇビットが１で、ＲとＳの
ビットがともに零である場合には、マスタ／スレーブ・
レジスタ８０に貯えられている結果は正しいが、機械で
表わすことができる２つの数のちょうどまん中である。
が零でないとすると、正しい結果は１．０１０１１よシ
大きくなければならず、状態ビットｒＡＪは１にセット
され、結果は表わすことができる最も近い数である１、
０１０１ まで丸められる。Ｇビットが１で、ＲとＳの
ビットがともに零である場合には、マスタ／スレーブ・
レジスタ８０に貯えられている結果は正しいが、機械で
表わすことができる２つの数のちょうどまん中である。
この例では、演算結果の最下位ビットが調べられ、最も
近い奇数へ、まｔは最も近い偶数へ、丸めることをユー
ザーが望んでいるか否かに応じて、プログラム制御に従
って状態ビット「和６３」が調べられる。
近い奇数へ、まｔは最も近い偶数へ、丸めることをユー
ザーが望んでいるか否かに応じて、プログラム制御に従
って状態ビット「和６３」が調べられる。
全体の丸め演算については加算または減算についての例
で説明した。乗算と除算の演算は類似しているが、この
方法の第１の過程におけるそれらの演算の実行の細部は
異なる。たとえば、乗算においては、加算器５４からの
最下位の２ビットが和桁送シ器Ｔ６によシ２ビット位置
だけ、マスタ／スレーブ・レジスタ内のガードおよび丸
めビット位置へ桁送りされる。ステイツキイ・ビットは
前のクロック・サイクル中におけるガード・ビットと丸
めビットとのオア関数である。このようにして、スレー
ブ・レジスタ８４内のＧ、Ｒ，Ｓビットはオアゲート８
８において組合わされて、マスタ・レジスタ８２におけ
る新しいステイツキイ（Ｓ）ビットとがる。スレーブ・
レジスタ８４内のＳビットも、乗算過程における以前の
全てのＧ。
で説明した。乗算と除算の演算は類似しているが、この
方法の第１の過程におけるそれらの演算の実行の細部は
異なる。たとえば、乗算においては、加算器５４からの
最下位の２ビットが和桁送シ器Ｔ６によシ２ビット位置
だけ、マスタ／スレーブ・レジスタ内のガードおよび丸
めビット位置へ桁送りされる。ステイツキイ・ビットは
前のクロック・サイクル中におけるガード・ビットと丸
めビットとのオア関数である。このようにして、スレー
ブ・レジスタ８４内のＧ、Ｒ，Ｓビットはオアゲート８
８において組合わされて、マスタ・レジスタ８２におけ
る新しいステイツキイ（Ｓ）ビットとがる。スレーブ・
レジスタ８４内のＳビットも、乗算過程における以前の
全てのＧ。
Ｒビットのオア関数である。
同様に、除算においては、全体の商がシフトレジスタ６
２内で組合わされ、それに続いて、剰余に対して除算が
更に２回行われる。その剰余の商ビットはＧとＲのビッ
ト位置へ桁送９され、剰余の総計が零でない任意のビッ
トに対して調べられる。剰余の和が零でなければＳビッ
トはセットされる。
２内で組合わされ、それに続いて、剰余に対して除算が
更に２回行われる。その剰余の商ビットはＧとＲのビッ
ト位置へ桁送９され、剰余の総計が零でない任意のビッ
トに対して調べられる。剰余の和が零でなければＳビッ
トはセットされる。
乗算または除算の場合には、第１の過程の後に丸め操作
が行われる。この丸め操作は加算と減算について説明し
九のと全くｒｆｊＪ様のやｐ方で補数がとられる。
が行われる。この丸め操作は加算と減算について説明し
九のと全くｒｆｊＪ様のやｐ方で補数がとられる。
本発明に従って、丸め機能がＦＥＵ３２の中に系統的に
組込まれる。小数バスは６８ビット幅である、すなわち
、シグニフイカンド６４ビットと、１つのあふれビット
および３つのＧ、Ｒ，Ｓビットを取シ扱うから、丸め情
報は数に常に組合わされる。桁送り器５２は、データ・
フォーマットに従っである数を適当な数のビットだけ桁
送シして、丸め情報を分離および識別し、かつＧ、Ｒ，
Ｓビットを計算するランダム・ロジックを含む。このラ
ンダム・ロジックはレジスタ８０に関連して説明し友も
のを含む。適切な桁送シ数を丸めパラメータ表１５８か
ら選択し、その数を桁送りカウント・レジスタ１２６の
中に保持させて、適切なＧ 、 Ｒ。
組込まれる。小数バスは６８ビット幅である、すなわち
、シグニフイカンド６４ビットと、１つのあふれビット
および３つのＧ、Ｒ，Ｓビットを取シ扱うから、丸め情
報は数に常に組合わされる。桁送り器５２は、データ・
フォーマットに従っである数を適当な数のビットだけ桁
送シして、丸め情報を分離および識別し、かつＧ、Ｒ，
Ｓビットを計算するランダム・ロジックを含む。このラ
ンダム・ロジックはレジスタ８０に関連して説明し友も
のを含む。適切な桁送シ数を丸めパラメータ表１５８か
ら選択し、その数を桁送りカウント・レジスタ１２６の
中に保持させて、適切なＧ 、 Ｒ。
Ｓビットを発生させるように桁送シ器５２を選択的に制
御するために、ＦＥＵ３２ にはマイクロコードが含ま
れる。前記したように、Ｇ、Ｒ，Ｓビットはナノマシン
に自動的に保持され、かつそこで計算される。
御するために、ＦＥＵ３２ にはマイクロコードが含ま
れる。前記したように、Ｇ、Ｒ，Ｓビットはナノマシン
に自動的に保持され、かつそこで計算される。
Ｆ、プログラム可能な桁送り器
ＦＥＵ３２を動作させるには、以下に詳しく説明する種
々の独特な回路を必要とする。
々の独特な回路を必要とする。
本発明のプログラム可能な桁送シ器５２はＦＥＵ３２に
含まれて、１クロツク・サイクル中にＯ〜６３ビットの
［！囲で左または右への桁送夛を行う。
含まれて、１クロツク・サイクル中にＯ〜６３ビットの
［！囲で左または右への桁送夛を行う。
一般に、この印の桁送夛はデータ・フォーマット変換、
コーデイツク近似、非正規化操作において求められる。
コーデイツク近似、非正規化操作において求められる。
左または右への桁送りは双方向バイト桁送りマトリック
ス９０と、双方向ビット桁送シマトリックス９２とによ
）行われる（第３図〕。求められる桁送りの数は、求め
られている桁数の総数を構成する全体のバイトと小数ビ
ットの数に復号される。
ス９０と、双方向ビット桁送シマトリックス９２とによ
）行われる（第３図〕。求められる桁送りの数は、求め
られている桁数の総数を構成する全体のバイトと小数ビ
ットの数に復号される。
たとえば、５２ビットの桁送＃）Ｋは６バイトの桁送シ
と、４ビットの桁送シが含まれる。語はＦＥＵ ／＜ス
４８から、要求に応じて左ラッチ９４または右ラッチ９
６ヘロードされ、それから指示された桁送りの向きが左
か右かに応じて、ビットの小数の数または要求されたバ
イト数だけまず桁送る左ロード・右読出しインターフェ
イス回１３９４を示す。同様に、右入力回路と左桁送り
出力回路として機能する右ロード・左読出しインメーフ
エイス回路９６が設けられる。バイト桁送りカウント・
レジスタ９８とデコーダ１００がバイト桁送りマトリッ
クス９０をドライブし、同様なビット桁送シカウント・
レジスタ１０２とデコーダ１０４がビット桁送りマトリ
ックス９２をドライブする。レジスタ９８ 、１０２は
３ビット幅で、同様な桁送りマトリックス９２．９０を
ドライブする。バイト桁送υレジスタ９８はデコーダ１
００により復号されてバイト桁送り指令線０，８，１６
．３２・・・４８゜５６をドライブする。同様に、ビッ
ト・デコーダ１０４の出力端子には８本の線０，１，２
・・・６，７が接続される。
と、４ビットの桁送シが含まれる。語はＦＥＵ ／＜ス
４８から、要求に応じて左ラッチ９４または右ラッチ９
６ヘロードされ、それから指示された桁送りの向きが左
か右かに応じて、ビットの小数の数または要求されたバ
イト数だけまず桁送る左ロード・右読出しインターフェ
イス回１３９４を示す。同様に、右入力回路と左桁送り
出力回路として機能する右ロード・左読出しインメーフ
エイス回路９６が設けられる。バイト桁送りカウント・
レジスタ９８とデコーダ１００がバイト桁送りマトリッ
クス９０をドライブし、同様なビット桁送シカウント・
レジスタ１０２とデコーダ１０４がビット桁送りマトリ
ックス９２をドライブする。レジスタ９８ 、１０２は
３ビット幅で、同様な桁送りマトリックス９２．９０を
ドライブする。バイト桁送υレジスタ９８はデコーダ１
００により復号されてバイト桁送り指令線０，８，１６
．３２・・・４８゜５６をドライブする。同様に、ビッ
ト・デコーダ１０４の出力端子には８本の線０，１，２
・・・６，７が接続される。
第４図はバイト桁送りマトリックス９０とビット桁送り
マトリックス９２を示す。ここではバイト桁送シマトリ
ックス９０についてだけ説明するが、ビット桁送シマト
リツクス９２も同様な構成である。図示のマ） ＩＪラ
ックス双方向集積回路装置で、説明を簡単にするために
左側の節点ｘＩ を入力点とし、右側節点Ｙｉ を出
力点とすることにする。もつとも、このマトリックスは
全く対称的であるから、入力点と出力点を逆にしても変
ることはない。図示の例では、デコーダ１００から「０
」復号線を作動することにより双方向素子１０６が作動
させられ、そのために節点Ｘｌ上の信号を節点ｙ、″１
で直接転送して零桁送りを表わすことができる。しかし
、復号線「８」が作動させられると、双方向素子１０８
が作動させられて節点町を節点ｙＩ＋８ へ結合する。
マトリックス９２を示す。ここではバイト桁送シマトリ
ックス９０についてだけ説明するが、ビット桁送シマト
リツクス９２も同様な構成である。図示のマ） ＩＪラ
ックス双方向集積回路装置で、説明を簡単にするために
左側の節点ｘＩ を入力点とし、右側節点Ｙｉ を出
力点とすることにする。もつとも、このマトリックスは
全く対称的であるから、入力点と出力点を逆にしても変
ることはない。図示の例では、デコーダ１００から「０
」復号線を作動することにより双方向素子１０６が作動
させられ、そのために節点Ｘｌ上の信号を節点ｙ、″１
で直接転送して零桁送りを表わすことができる。しかし
、復号線「８」が作動させられると、双方向素子１０８
が作動させられて節点町を節点ｙＩ＋８ へ結合する。
同様に、復号線「１６Ｊは節点町を節点）’ｌ＋１６へ
結合させる。
結合させる。
同様にして、デコーダ１０４からの制御線０，１゜２・
・・は、ｐ４４図に示されている桁送シ器に類似する桁
送シ器に、節点Ｘとｙを交差結合させる。
・・は、ｐ４４図に示されている桁送シ器に類似する桁
送シ器に、節点Ｘとｙを交差結合させる。
この交差結合のやり方は、制御線ｒｌＪが作動させられ
定時に節点ｘ１を節点７１＋１に交差結合させ、制御線
「２」が作動させられ友時に節点ＸＩ を節点ＸＩ＋１
へ結合させる、等というものである。
定時に節点ｘ１を節点７１＋１に交差結合させ、制御線
「２」が作動させられ友時に節点ＸＩ を節点ＸＩ＋１
へ結合させる、等というものである。
バイト・マトリックスとビット・マトリックスは予めチ
ャージされ、かつそれらのマトリックスは、ここで説明
している実櫂例では能動低論理状態にあるものと考えら
れる。したがって、ある数が左へ桁送シされると、９い
た右側のビット位置はデータ・ソースへ結合されない。
ャージされ、かつそれらのマトリックスは、ここで説明
している実櫂例では能動低論理状態にあるものと考えら
れる。したがって、ある数が左へ桁送シされると、９い
た右側のビット位置はデータ・ソースへ結合されない。
したがって、バイト・マトリックスまたはビット・マト
リックスの予めチャージされている状態は「０」とじて
読取られる。同様に、右桁送シの場合には最上位のビッ
ト位置に「０」が入れられる。
リックスの予めチャージされている状態は「０」とじて
読取られる。同様に、右桁送シの場合には最上位のビッ
ト位置に「０」が入れられる。
双方向性右読取ジインターフェイス９４と、双方向性の
左読取ジインｌ−フェイス９６の回路を詳しく考えるこ
とにニジ読取りおよびロード回路を理解できる。その構
成の単位となる回路が第５図に示されている。データ・
ビットｂ、が双方向素子１２０への入力として結合され
る。この素子１２０のゲートは左ま念は右への桁送シ指
令信号とタイミング・クロック−１の論理積によ多制御
される。桁送多が求められたとすると、素子１２０はク
ロック−１によシ作動させられて節点Ｎｉ （これは
素子１２２のゲートである）を、データ・ピッ）ｂｌが
「１」か「０」かに応じて「０」または「１」にチャー
ジする。これから僅かに遅れて、素子１２４のゲートに
結合されている遅延された右ま次は左の桁送シ信号が低
レベルとなって、節点Ｎ、がｒＯＪの時には節点Ａ、を
高レベルにでき、または節点Ｎ１が「１」の時に節点Ａ
ｌ を低レベルにする。トランジスタ１２６のゲートは
節点Ａ。
左読取ジインｌ−フェイス９６の回路を詳しく考えるこ
とにニジ読取りおよびロード回路を理解できる。その構
成の単位となる回路が第５図に示されている。データ・
ビットｂ、が双方向素子１２０への入力として結合され
る。この素子１２０のゲートは左ま念は右への桁送シ指
令信号とタイミング・クロック−１の論理積によ多制御
される。桁送多が求められたとすると、素子１２０はク
ロック−１によシ作動させられて節点Ｎｉ （これは
素子１２２のゲートである）を、データ・ピッ）ｂｌが
「１」か「０」かに応じて「０」または「１」にチャー
ジする。これから僅かに遅れて、素子１２４のゲートに
結合されている遅延された右ま次は左の桁送シ信号が低
レベルとなって、節点Ｎ、がｒＯＪの時には節点Ａ、を
高レベルにでき、または節点Ｎ１が「１」の時に節点Ａ
ｌ を低レベルにする。トランジスタ１２６のゲートは
節点Ａ。
の状態により制御され、素子１２８とともにＡｌ に関
して反転された出力Ｘｉ を与える。いいかえれば、ｂ
ｌ が低レベルの時にＸｌは但レベルへ引き下げられ、
またはｂＩが「１」の時は素子１２８にニジプリチャー
ジされたままとなる。
して反転された出力Ｘｉ を与える。いいかえれば、ｂ
ｌ が低レベルの時にＸｌは但レベルへ引き下げられ、
またはｂＩが「１」の時は素子１２８にニジプリチャー
ジされたままとなる。
！６図は典型的なユニット読取りインターフェイス回路
を示す。ビット・マトリックス９０またはバイト・マト
リックス９２からの２１はトランジスタ１３０の入力端
子へ与えられる。このトランジスタ１３０のゲートは遅
延された左桁送υ信号または右桁送り信号によ多制御さ
れる。回路点り。
を示す。ビット・マトリックス９０またはバイト・マト
リックス９２からの２１はトランジスタ１３０の入力端
子へ与えられる。このトランジスタ１３０のゲートは遅
延された左桁送υ信号または右桁送り信号によ多制御さ
れる。回路点り。
Ｋ存在する信号はインバータ１３２の入力端子へ与えら
れ、このインバータの出力端子はインバータ１３４の入
力端子に結合される。このインバータ１３４の出力はイ
ンバータ１３２の入力端子へ、帰還素子１３３を介して
の左または右への桁送り信号の反転された信号に応じて
帰還され、帰還ループを形成する。第１のインバータ段
１３２の出力端子はＦＥＴ１３６のゲートへ結合され、
このＦＥＴ１３８の入力端子は接地され、出力端子はバ
ス節点ｂ１へＦＥＴ１３８を介して結合される。ＦＥＴ
１３８のゲートは左桁送り読取９信号または右桁送り胱
増す信号によシ制御される。バスは予めチャージされる
から、ｚｉニオける信号ｒ ＩＪａｒ ｏ Ｊ （！：
ＬテＦＥＴ１３６のゲートに結合され、それにより節
点ｂ１をプリチャージされている高レベル状態に保つ。
れ、このインバータの出力端子はインバータ１３４の入
力端子に結合される。このインバータ１３４の出力はイ
ンバータ１３２の入力端子へ、帰還素子１３３を介して
の左または右への桁送り信号の反転された信号に応じて
帰還され、帰還ループを形成する。第１のインバータ段
１３２の出力端子はＦＥＴ１３６のゲートへ結合され、
このＦＥＴ１３８の入力端子は接地され、出力端子はバ
ス節点ｂ１へＦＥＴ１３８を介して結合される。ＦＥＴ
１３８のゲートは左桁送り読取９信号または右桁送り胱
増す信号によシ制御される。バスは予めチャージされる
から、ｚｉニオける信号ｒ ＩＪａｒ ｏ Ｊ （！：
ＬテＦＥＴ１３６のゲートに結合され、それにより節
点ｂ１をプリチャージされている高レベル状態に保つ。
他の場合には、ｚｉが０であると、ＦＥＴ１３６はオン
状態となって節点す、をアース電位まで引き下げる。ｚ
ｉはインバータ１３２と１３４の組合わせによシ保持さ
れる。
状態となって節点す、をアース電位まで引き下げる。ｚ
ｉはインバータ１３２と１３４の組合わせによシ保持さ
れる。
■、浮動小数点装置のアーキテクチャと構成Ａ、概論
本発明は、零および無限大演算、ｌｌ！４シの検出と取
り扱い、指数の非正規化および正規化に関していくつか
の独特なプロトコールを採用する。それらのプロトコー
ルを詳しく説明する前に、 ＦＥＵ３２の内部ファイル
の構成を理解せねばならない。第２．８図に示されてい
る内部レジスタ・ファイル５０はスタックおよび一般的
なレジスタ・ファイルとして増シ扱われる。ファイル５
０中の現在のスタックの１番上は、ＢＩＵａＱ内の状態
語（ＳＷ）レジスタ４４における［トップ、」フィール
ドにより識別される。タグ語（ＴＷ）レジス／４６の「
タグ」フィールド内の２ビット・フィールドが、各レジ
スタが空であるか、オペランドを含んでいるかを識別す
る。レジスタ・ファイル５０は、指定されているトップ
・レジスタ（ＴＯ８）に対応のアドレスツシング・プロ
トコールにより、通常のレジスタとしてアドレスできる
。レジスタ・アドレスは各浮動小数点命令の開始時に計
算され、かつスタック・レジスタのトップのアドレスを
浮動小数点命令内のレジスタ・ディスプレースメント・
フィールドに加えることによシ計算される。したがって
、「トップ」プラス零はスタックのトップでｔｂ＃）、
「トップ」プラス１はスタックのトップから２番目であ
り、「トップ」プラス７はスタックの１番下である。
り扱い、指数の非正規化および正規化に関していくつか
の独特なプロトコールを採用する。それらのプロトコー
ルを詳しく説明する前に、 ＦＥＵ３２の内部ファイル
の構成を理解せねばならない。第２．８図に示されてい
る内部レジスタ・ファイル５０はスタックおよび一般的
なレジスタ・ファイルとして増シ扱われる。ファイル５
０中の現在のスタックの１番上は、ＢＩＵａＱ内の状態
語（ＳＷ）レジスタ４４における［トップ、」フィール
ドにより識別される。タグ語（ＴＷ）レジス／４６の「
タグ」フィールド内の２ビット・フィールドが、各レジ
スタが空であるか、オペランドを含んでいるかを識別す
る。レジスタ・ファイル５０は、指定されているトップ
・レジスタ（ＴＯ８）に対応のアドレスツシング・プロ
トコールにより、通常のレジスタとしてアドレスできる
。レジスタ・アドレスは各浮動小数点命令の開始時に計
算され、かつスタック・レジスタのトップのアドレスを
浮動小数点命令内のレジスタ・ディスプレースメント・
フィールドに加えることによシ計算される。したがって
、「トップ」プラス零はスタックのトップでｔｂ＃）、
「トップ」プラス１はスタックのトップから２番目であ
り、「トップ」プラス７はスタックの１番下である。
まず初めに、タグ詰レジスタ４６の構成について説明す
る。レジスタ４６は１６ビット幅で、２ビットのフィー
ルドを４つづつもつ上側バイトと下側バイトで構成され
る。ここで説明する実施例では、タグ・コードは妥当に
対してはＯＯ１零に対しては０１、無効または無限に対
しては１０、空に対しては１１である。それらのタグは
、ＦＥＵ３２で用いられているマイクロコードの中での
飛越しくブランチング）と検査（インスペクシ１ン）を
周知の設計原理に従って容易にするために主として用い
られる。
る。レジスタ４６は１６ビット幅で、２ビットのフィー
ルドを４つづつもつ上側バイトと下側バイトで構成され
る。ここで説明する実施例では、タグ・コードは妥当に
対してはＯＯ１零に対しては０１、無効または無限に対
しては１０、空に対しては１１である。それらのタグは
、ＦＥＵ３２で用いられているマイクロコードの中での
飛越しくブランチング）と検査（インスペクシ１ン）を
周知の設計原理に従って容易にするために主として用い
られる。
状態語レジスタ４４もチップ全体の現在の状態を保持す
る１６ビット・レジスタである。上（１１１バイトは条
件付き飛越しのために用いられ、下側バイトは誤差情報
を保持し、かつ誤差回復の九めに用いられる。上側バイ
トはスタック・レジスタのトップの之めの３ビット・ポ
インタを含む８個の状態ビットで構成される。］りのビ
ット、ビジー・ビットはＦＥＵ３２がビジーであること
を示すために用いられ、残りの４個の状態ビットは、褌
々の浮動小数点命令のために考えられたコーディングに
従う種々の意味をとる。状！１４ｍレジスタ４４の下側
バイトは、割込み７ラグＮ１精密誤クビットＰ、下位あ
ふれ誤ｐビットＵ、あふれ誤９ビット０、零で割る誤り
ビットＱ、非正規化誤シビットＤ１無効誤りビットＩの
ようないくつかの誤シフラグおよび例外フラグを含む。
る１６ビット・レジスタである。上（１１１バイトは条
件付き飛越しのために用いられ、下側バイトは誤差情報
を保持し、かつ誤差回復の九めに用いられる。上側バイ
トはスタック・レジスタのトップの之めの３ビット・ポ
インタを含む８個の状態ビットで構成される。］りのビ
ット、ビジー・ビットはＦＥＵ３２がビジーであること
を示すために用いられ、残りの４個の状態ビットは、褌
々の浮動小数点命令のために考えられたコーディングに
従う種々の意味をとる。状！１４ｍレジスタ４４の下側
バイトは、割込み７ラグＮ１精密誤クビットＰ、下位あ
ふれ誤ｐビットＵ、あふれ誤９ビット０、零で割る誤り
ビットＱ、非正規化誤シビットＤ１無効誤りビットＩの
ようないくつかの誤シフラグおよび例外フラグを含む。
割込みピッ）Ｎは割込みルートのための要求を意味する
。
。
最後に、制御語（ＣＷ）レジスタ４２も２つの上側バイ
トと２つの下側バイトで構成される。各ビット場所はフ
ィールドまたはビット・フラグを表わし、そのフラグは
プログラム制御に従ってセットでき、かつ動作中に利用
されて制御機能を行う。
トと２つの下側バイトで構成される。各ビット場所はフ
ィールドまたはビット・フラグを表わし、そのフラグは
プログラム制御に従ってセットでき、かつ動作中に利用
されて制御機能を行う。
たとえば、上伸バイトには制御語レジスタ４２は無限大
演算のためのアフィン閉鎖フラグト、丸メモードを制御
するために用いられる丸め制御２ビット・フィールド（
Ｒｅ）とを含む。上側バイトの２ピツ）５度フィールド
（ＰＲＥ）は結果に対して求められる精度、したがって
結果を丸めるために用いられるフォーマットを指定する
。た七えば、コードＯＯは２４ビットの精度を示す。こ
の２４ビット精度は実数単精度表示に類似する。ま九、
コード１ａは実数倍精度表示に類似する５３ビットの精
度を示し、コード１１は整数の長い表現に類似する６４
ビットの精度を表わす。制御語レジスタ４２の下側バイ
トは共通マスク・ビットＭのような複数のｉスフビット
を含む。このマスク・ビットは状態語レジスタ４４の中
のＮビットをマスクして割込みルーチンの開始を阻止す
る。残シのマスク・ビット場所は関連する誤差ビットを
マスクする次めに用いられ、かつ状態語レジスタ４４の
下側バイトの中で表わされている誤差に対応する。精密
誤りフラグＰに対応する精密ｖＡシビットＭＰと、下位
あふれ誤動フラグＵＫ対応する下位らふれｖＡシマスク
ＭＵと、あふれ誤シ０に対応するあふれ誤シマスクＭＯ
と、零で割る誤りフラグＱに対応する零で割る誤シマス
クＭＱと、非正規化誤りＤに対応する非正規化誤りマス
クＭＤと、無効誤りフラグ■に対応する無効ｘｂマスク
ＭＩとが存在する。
演算のためのアフィン閉鎖フラグト、丸メモードを制御
するために用いられる丸め制御２ビット・フィールド（
Ｒｅ）とを含む。上側バイトの２ピツ）５度フィールド
（ＰＲＥ）は結果に対して求められる精度、したがって
結果を丸めるために用いられるフォーマットを指定する
。た七えば、コードＯＯは２４ビットの精度を示す。こ
の２４ビット精度は実数単精度表示に類似する。ま九、
コード１ａは実数倍精度表示に類似する５３ビットの精
度を示し、コード１１は整数の長い表現に類似する６４
ビットの精度を表わす。制御語レジスタ４２の下側バイ
トは共通マスク・ビットＭのような複数のｉスフビット
を含む。このマスク・ビットは状態語レジスタ４４の中
のＮビットをマスクして割込みルーチンの開始を阻止す
る。残シのマスク・ビット場所は関連する誤差ビットを
マスクする次めに用いられ、かつ状態語レジスタ４４の
下側バイトの中で表わされている誤差に対応する。精密
誤りフラグＰに対応する精密ｖＡシビットＭＰと、下位
あふれ誤動フラグＵＫ対応する下位らふれｖＡシマスク
ＭＵと、あふれ誤シ０に対応するあふれ誤シマスクＭＯ
と、零で割る誤りフラグＱに対応する零で割る誤シマス
クＭＱと、非正規化誤りＤに対応する非正規化誤りマス
クＭＤと、無効誤りフラグ■に対応する無効ｘｂマスク
ＭＩとが存在する。
次に、本発明においてデータを取り扱うやり方と精度を
制御するやシ方について要約して説明する。チップ内の
全ての動作は８０ビットの実際の表現でろるファイル浮
動小数点フォーマットを用いて行われる。しかし、２つ
の整数オペランドが含まれている場合のような、演算の
結果が正確である場合には、その結果は実効的に整数で
ある。
制御するやシ方について要約して説明する。チップ内の
全ての動作は８０ビットの実際の表現でろるファイル浮
動小数点フォーマットを用いて行われる。しかし、２つ
の整数オペランドが含まれている場合のような、演算の
結果が正確である場合には、その結果は実効的に整数で
ある。
本発明のファイル・フォーマットは８０ビット数であっ
て、そのうちの６４ビットが小数に割当てられ、残シの
１６ビットは符号と指数に割当てられる。演算を行うた
めにオペランドを非正規化せねばならないような演算に
おいては、本発明は正常な６４ビット小数を拡大させる
Ｇ（ガード）ビットとＲ（丸め）ビットを含む。６７個
の作業ビットをこえるいずれか１つのビットがあるもの
とすると、第３のビット、すなわち、前記ステイツキイ
・ビットが、加算器に結合されているステイッキイ・ビ
ット・レジスタにセットされる。通常は、Ｉ＠すのない
丸めモードにおいては結果は最も近くの表現可能な浮小
数点数に丸められ、結果が表現できる２つの値のちょう
どまん中の場合には、その結果は最も近い偶数に丸めら
れる。しかし、前記したように、制ｍ語レジスタ４２中
のＲＣビット・フィールドはチョップおよび指向性丸め
、すなわち上昇まｔは下降の丸め、をプログラム制御に
従って行うことを許す。ｎ変制御フィールドＰＲＥは演
算ＭＰが丸められる対象である精度を決定する。す彦わ
ち、 ＰＲＩＥは２４ビット符号および小数に対してＯ
Ｏで３ｐ、５３ビット符号および小数に対して１０であ
り、６４ビット整数すなわちファイル・フォーマット小
数に対して１１である。
て、そのうちの６４ビットが小数に割当てられ、残シの
１６ビットは符号と指数に割当てられる。演算を行うた
めにオペランドを非正規化せねばならないような演算に
おいては、本発明は正常な６４ビット小数を拡大させる
Ｇ（ガード）ビットとＲ（丸め）ビットを含む。６７個
の作業ビットをこえるいずれか１つのビットがあるもの
とすると、第３のビット、すなわち、前記ステイツキイ
・ビットが、加算器に結合されているステイッキイ・ビ
ット・レジスタにセットされる。通常は、Ｉ＠すのない
丸めモードにおいては結果は最も近くの表現可能な浮小
数点数に丸められ、結果が表現できる２つの値のちょう
どまん中の場合には、その結果は最も近い偶数に丸めら
れる。しかし、前記したように、制ｍ語レジスタ４２中
のＲＣビット・フィールドはチョップおよび指向性丸め
、すなわち上昇まｔは下降の丸め、をプログラム制御に
従って行うことを許す。ｎ変制御フィールドＰＲＥは演
算ＭＰが丸められる対象である精度を決定する。す彦わ
ち、 ＰＲＩＥは２４ビット符号および小数に対してＯ
Ｏで３ｐ、５３ビット符号および小数に対して１０であ
り、６４ビット整数すなわちファイル・フォーマット小
数に対して１１である。
あふれ誤差と下位あふれ誤差は、マスクされるならば、
指向性丸めの間に抑制される。命令中にいずれかの種類
の誤差が生じたとすると、適切にマスクされた応答が行
われ念後でのみｆＡＤ指示が抑制される。状態語レジス
タ４４の適切なビットをセットすることにより誤差は報
告されず、適切に取シ扱われるだけである。
指向性丸めの間に抑制される。命令中にいずれかの種類
の誤差が生じたとすると、適切にマスクされた応答が行
われ念後でのみｆＡＤ指示が抑制される。状態語レジス
タ４４の適切なビットをセットすることにより誤差は報
告されず、適切に取シ扱われるだけである。
本発明によシ、未正規化の数の発生と取シ扱いを行うこ
とができる。未正規化の数というのは、小数が正規化さ
れていない、すなわち、先行ビット″！念は隠されてい
るビットが１でないような有効な数と定義される。未正
規化の数は、非常に小さいために正規化され定形では表
わすことができないような結果のために、内部で発生で
きる。たとえば、指数を大きくすれば表わすことができ
るような数、すなわち小さ々指数の数も存在する。
とができる。未正規化の数というのは、小数が正規化さ
れていない、すなわち、先行ビット″！念は隠されてい
るビットが１でないような有効な数と定義される。未正
規化の数は、非常に小さいために正規化され定形では表
わすことができないような結果のために、内部で発生で
きる。たとえば、指数を大きくすれば表わすことができ
るような数、すなわち小さ々指数の数も存在する。
指数を大きくする見返りとして、指数を大きくするため
のビット位置分だけ、小数を右へ桁送りできる。そうす
ると、結果は全部零の小数（「擬似零」と定義される）
となることがある。未正規化の数は数をメモリに記憶さ
せる動作中にも作ることができる。
のビット位置分だけ、小数を右へ桁送りできる。そうす
ると、結果は全部零の小数（「擬似零」と定義される）
となることがある。未正規化の数は数をメモリに記憶さ
せる動作中にも作ることができる。
ファイル５０の中には２種類の未正規化の数を存在させ
ることができる。そのうちの１つは、小数が正規化され
ていない場合の有効数であり、他の１つは、指数が零に
等しく、小数が零でないような無効数である。小数が正
規化されていない妥当数の場合には、指数ではなくて小
数の方は全部が零で構成され（Ｍ似零）ても良い。後者
の無効数の方の未正規化の数は、演算の結果としてｉス
フされた下位あふれで発生され得る。未正規化の数が検
出される場合はどんな場合でもフラグはセットされる。
ることができる。そのうちの１つは、小数が正規化され
ていない場合の有効数であり、他の１つは、指数が零に
等しく、小数が零でないような無効数である。小数が正
規化されていない妥当数の場合には、指数ではなくて小
数の方は全部が零で構成され（Ｍ似零）ても良い。後者
の無効数の方の未正規化の数は、演算の結果としてｉス
フされた下位あふれで発生され得る。未正規化の数が検
出される場合はどんな場合でもフラグはセットされる。
一般に、未正規化の数は、有効係数を有する限りは、そ
れら自身の領域に限定される。
れら自身の領域に限定される。
たとえば、大きい方の数が非正規化される加算の場合に
は、結果は非正規化されたフォーマットの１．ま放置さ
れる。これ鉱、０フラグと飛越しをマイクロコードによ
υセットして、正規化ルーチンをオミットすることによ
シ行われる。減算の場合には、大きい方の数が非正規化
されたとすると、正規化を行うべきかということについ
ての演算の状況に依存して、特別な応答を行わねばなら
ない。
は、結果は非正規化されたフォーマットの１．ま放置さ
れる。これ鉱、０フラグと飛越しをマイクロコードによ
υセットして、正規化ルーチンをオミットすることによ
シ行われる。減算の場合には、大きい方の数が非正規化
されたとすると、正規化を行うべきかということについ
ての演算の状況に依存して、特別な応答を行わねばなら
ない。
演算が加算又は減算の一方であるかに拘らず、大きい方
の数を非正規化するのであれば、結果も非正規化となる
。そうでなければ、結果は正規化される。乗−の場合に
は、結果は非正規化されたフォーマットに常に置かれる
。除算の場合には、非正規化された数が除数中にあるも
のとすると誤差がフラグされ、被除舷中に非正規化され
た数がめれば、結果は非正規化され次形に置かれる。最
後に、平方根の場合に、引数が非正規化されているとす
ると、いずれの演算も、正規化されていないオペランド
では、ナノマシンを正しい結果へ戻すことができないか
ら、除算におけるのと同様に娯りフラグが発生される。
の数を非正規化するのであれば、結果も非正規化となる
。そうでなければ、結果は正規化される。乗−の場合に
は、結果は非正規化されたフォーマットに常に置かれる
。除算の場合には、非正規化された数が除数中にあるも
のとすると誤差がフラグされ、被除舷中に非正規化され
た数がめれば、結果は非正規化され次形に置かれる。最
後に、平方根の場合に、引数が非正規化されているとす
ると、いずれの演算も、正規化されていないオペランド
では、ナノマシンを正しい結果へ戻すことができないか
ら、除算におけるのと同様に娯りフラグが発生される。
非正規化された数の演算も、ある種の状況中では特殊な
増り扱いを要することがある。
増り扱いを要することがある。
Ｃ０符号付きの零と無限大の発生およびＩｊ？！シ扱い
符号付きの零と無限大は例外すなわち誤りとして検出お
よび取り扱われ、本発明に従って、例外すなわち誤シが
マスクされ几とすると、特別な応答が返されるような各
場合に符号付きの零と無限大はタグづけされる。
よび取り扱われ、本発明に従って、例外すなわち誤シが
マスクされ几とすると、特別な応答が返されるような各
場合に符号付きの零と無限大はタグづけされる。
プラス零とマイナス零は、本発明においては、メモリ・
フォーマットとファイル・フォーマットを含めて、実数
単精度および倍精度の表現で表わされる。同様に、正の
零は整数表示と、ＢＣＤ表現における符号付き零で表わ
される。
フォーマットとファイル・フォーマットを含めて、実数
単精度および倍精度の表現で表わされる。同様に、正の
零は整数表示と、ＢＣＤ表現における符号付き零で表わ
される。
演算中および種々の転送動作中は、真の零、擬似零およ
び無限大は、各場合において、マスクされなければ割込
みを生ずるタグ付き誤りすなわちタグ付きの量として取
シ扱われる。その場合には最も論理的な結果すなわち最
も予測される結果が戻される。動作が行われる前にオペ
ランドのタグがタグ論理回路１４０で調べられたとし、
かつ、オペランドの一方ま次は双方が妥当でないすなわ
ち、非零とすると、特殊なルーチンが、従来のマイクロ
コード制御に従って呼び出される。もし、プラス無限大
がスタックのトップにア）、他のオペランドがマイナス
無限大であるとすると、両者の和は非数、不定、！殿で
ある。同様に、スタックのトップが正の無限大を有し、
オペランド・スタックが正の無限大を有する場合には、
結果が不定（ＩＮＤ）となり、誤差フラグ（Ｉ誤差）が
セットされる。ＴＯＰがマイナス無限大で、プラス無限
大がオペランドとして差し引かれるものとすると、得ら
れた差はマイナスの不定である。更に、スタックのトッ
プが正の有効数を含み、オペランドが負の無限大である
場合には、得られた結果が負の無限大で、誤差フラグが
セットされていることになる。除算の場合に、零で除す
ことの誤差フラグ、Ｑ誤差がセットされる。たとえば、
正の無限大がマイナス零により除されると結果としてマ
イナス無限大を生じ、誤差フラグとＱ［Ｉ５を差のセッ
トが示される。
び無限大は、各場合において、マスクされなければ割込
みを生ずるタグ付き誤りすなわちタグ付きの量として取
シ扱われる。その場合には最も論理的な結果すなわち最
も予測される結果が戻される。動作が行われる前にオペ
ランドのタグがタグ論理回路１４０で調べられたとし、
かつ、オペランドの一方ま次は双方が妥当でないすなわ
ち、非零とすると、特殊なルーチンが、従来のマイクロ
コード制御に従って呼び出される。もし、プラス無限大
がスタックのトップにア）、他のオペランドがマイナス
無限大であるとすると、両者の和は非数、不定、！殿で
ある。同様に、スタックのトップが正の無限大を有し、
オペランド・スタックが正の無限大を有する場合には、
結果が不定（ＩＮＤ）となり、誤差フラグ（Ｉ誤差）が
セットされる。ＴＯＰがマイナス無限大で、プラス無限
大がオペランドとして差し引かれるものとすると、得ら
れた差はマイナスの不定である。更に、スタックのトッ
プが正の有効数を含み、オペランドが負の無限大である
場合には、得られた結果が負の無限大で、誤差フラグが
セットされていることになる。除算の場合に、零で除す
ことの誤差フラグ、Ｑ誤差がセットされる。たとえば、
正の無限大がマイナス零により除されると結果としてマ
イナス無限大を生じ、誤差フラグとＱ［Ｉ５を差のセッ
トが示される。
こｎらの各側に関して、得られた結果の符号は選択され
た丸めモードに従って変えることができる。上記におい
ては、デイフォールト丸め七−ドが選択されている、す
なわち、表わすことができる２つの数の間で最も近い偶
数に丸められる。前記し交信の丸めモードにおいては、
選択された丸めモードに従って適切な符号が生じる。
た丸めモードに従って変えることができる。上記におい
ては、デイフォールト丸め七−ドが選択されている、す
なわち、表わすことができる２つの数の間で最も近い偶
数に丸められる。前記し交信の丸めモードにおいては、
選択された丸めモードに従って適切な符号が生じる。
演＠誤差に加えて、誤差フラグをセットでき、転送と数
の取シ扱いに応じて、メモリとやり取りされる浮動小数
点命令により、スタック内で修正が施される。一般に、
応答の性質は示された誤差の種類と、それが起し次命令
とにより決定される。
の取シ扱いに応じて、メモリとやり取りされる浮動小数
点命令により、スタック内で修正が施される。一般に、
応答の性質は示された誤差の種類と、それが起し次命令
とにより決定される。
各場合に、割り込みに適切な誤差フラグとインデイケー
タが設けられ、あるいは割シ込みをマスクできる。その
場合には、デザイン・ブロック内に最も信頼できる応答
すなわち解答がとくに含まれる。
タが設けられ、あるいは割シ込みをマスクできる。その
場合には、デザイン・ブロック内に最も信頼できる応答
すなわち解答がとくに含まれる。
（の原理を示すいくつかの例について説明する前に、本
発明の言語構造をまず全体的に理解せねばならない。命
令セットは極めて対称的で直角である。このことはその
パワーを強め、ユーザーへ融通性を与えるものである。
発明の言語構造をまず全体的に理解せねばならない。命
令セットは極めて対称的で直角である。このことはその
パワーを強め、ユーザーへ融通性を与えるものである。
対称性と直角性ということは命令のフォーマットすなわ
ち構文が、任意のＳ類のデータ・フォーマットとともに
用いられ几場合に−様であり１行わｎる演算すなわち、
加算、減算、乗算等にかかわらず−様な内部構文を有す
ることを意味するものである。
ち構文が、任意のＳ類のデータ・フォーマットとともに
用いられ几場合に−様であり１行わｎる演算すなわち、
加算、減算、乗算等にかかわらず−様な内部構文を有す
ることを意味するものである。
命令セットは３つの種類、すなわち、コア命令セット、
拡張セット、命令の転送セットに分けられる。コア命令
セットは基本的な数学演算を行う。
拡張セット、命令の転送セットに分けられる。コア命令
セットは基本的な数学演算を行う。
各コア命令は６ＦＪａのオペランドに対して６８Ｍの形
式を有する。七ｎらの形式の５つのうち４つはメモリ参
照形式で、１つはレジスタ形式である。
式を有する。七ｎらの形式の５つのうち４つはメモリ参
照形式で、１つはレジスタ形式である。
４つのメモリ参照形式は異なる蓄積表現、すなわち、短
い、せ友は長い精度および実数ま九は整数である。
い、せ友は長い精度および実数ま九は整数である。
拡張セットはスタック・オペランドだけに用いることが
できるより難しい数学関数を支持する。
できるより難しい数学関数を支持する。
命令の転送セットは処理装置の揮発状態の郡々の部分を
保持するというような特殊な演算を支持する。一般に、
それらの命令はソースまたは行先のためにメモリを参照
する。無数の例が考えられるが、各作用は浮動小数点命
令と、その命令によシ増シ扱われる数値量と、ソースお
よび行先とに特有のものであるから、誤差指示とその応
答との全てに適用される例について述べることはできな
い。
保持するというような特殊な演算を支持する。一般に、
それらの命令はソースまたは行先のためにメモリを参照
する。無数の例が考えられるが、各作用は浮動小数点命
令と、その命令によシ増シ扱われる数値量と、ソースお
よび行先とに特有のものであるから、誤差指示とその応
答との全てに適用される例について述べることはできな
い。
したがって、ここでは１つの特定の例についてだけ述べ
ることにする。まず、コア命令のフェッチ段階について
説明することにする。オペランドをあるレジスタに入れ
ることが指定されたとすると、そのレジスタの内容は一
時的な記憶装置にコピーして入れられる。そのコピーは
結果を計算するためのオペランドとして用いられる。そ
のレジスタのアドレスは、法演算を用いて命令のレジス
タ・フィールドをスタック・ポインタのトップに加える
ことにより計算される。そのアドレスはフェッチ段階が
始まった時に１回計算され、浮動小数点命令が終る捷で
、スタックのトップとは独立にそのまま保たｎる。■誤
差は２つの場合にひき起こされる。レジスタが空であジ
得るし、レジスタ内の数が無効であり得るのである。と
くに命令ＬＯＡＤについて考えることにする。誤差がマ
スクされていないとすると、本発明の回路はストップし
て割シ込みを発生する。誤差がマスクされ友とすると、
「不定」のための非数がロードされる。
ることにする。まず、コア命令のフェッチ段階について
説明することにする。オペランドをあるレジスタに入れ
ることが指定されたとすると、そのレジスタの内容は一
時的な記憶装置にコピーして入れられる。そのコピーは
結果を計算するためのオペランドとして用いられる。そ
のレジスタのアドレスは、法演算を用いて命令のレジス
タ・フィールドをスタック・ポインタのトップに加える
ことにより計算される。そのアドレスはフェッチ段階が
始まった時に１回計算され、浮動小数点命令が終る捷で
、スタックのトップとは独立にそのまま保たｎる。■誤
差は２つの場合にひき起こされる。レジスタが空であジ
得るし、レジスタ内の数が無効であり得るのである。と
くに命令ＬＯＡＤについて考えることにする。誤差がマ
スクされていないとすると、本発明の回路はストップし
て割シ込みを発生する。誤差がマスクされ友とすると、
「不定」のための非数がロードされる。
それらの誤差状態が第８ｂ図のタグ論理回路１４０によ
り！出される。周知のマイクロコード設計原理を用いて
命令が復号さｎる。零、無効、９および非正規化数をそ
れぞれ示す誤差Ｉ、Ｄ、Ｑが、指数パス４９に結合され
ている指数論理回路１４２を用いてタグを調べることに
より識別される。
り！出される。周知のマイクロコード設計原理を用いて
命令が復号さｎる。零、無効、９および非正規化数をそ
れぞれ示す誤差Ｉ、Ｄ、Ｑが、指数パス４９に結合され
ている指数論理回路１４２を用いてタグを調べることに
より識別される。
各数がファイル５０にロードされると、指数回路１４２
はランダム・ロジックを用いて指数をテストし、前記誤
り条件のどれが存在するかを確かめる。
はランダム・ロジックを用いて指数をテストし、前記誤
り条件のどれが存在するかを確かめる。
タグはマイクロコードの制御の下にタグ論理回路１４０
へほぼロードされ、そこからレジスタ・ファイル５０ヘ
ロードされてそこに貯えられる。ある数がＦＥＵ３２の
中にロードされ念後で誤差０．Ｕま九はＰが生ずること
があシ、それらの誤差は選択されているデータの出力の
種類に従って指数論理回路１４２によシ再び検出される
。
へほぼロードされ、そこからレジスタ・ファイル５０ヘ
ロードされてそこに貯えられる。ある数がＦＥＵ３２の
中にロードされ念後で誤差０．Ｕま九はＰが生ずること
があシ、それらの誤差は選択されているデータの出力の
種類に従って指数論理回路１４２によシ再び検出される
。
オペランドは全て８０ビット長にフォーマットされるか
ら、計算結果の精度はオペランドの精度とは独立である
。そうすると、結果は外部の行先に応じて実数、長い実
数またはその他のデータ・フォーマットにされる。全て
の例外（Ｉ、Ｏ，Ｕ。
ら、計算結果の精度はオペランドの精度とは独立である
。そうすると、結果は外部の行先に応じて実数、長い実
数またはその他のデータ・フォーマットにされる。全て
の例外（Ｉ、Ｏ，Ｕ。
Ｄ＋Ｑ、Ｐ）（状態フラグ）は検出され、その例外がマ
スクされなければ割り込みが発生される。割シ込みが発
生されないとすると、本発明の数値データ処理装置にお
いて例外の取シ扱いが行われ、メモリがアドレスされた
とすると例外データと、割り込みを行わせる命令へのポ
インタと、データへのポインタとの保持または読出しが
行われる。
スクされなければ割り込みが発生される。割シ込みが発
生されないとすると、本発明の数値データ処理装置にお
いて例外の取シ扱いが行われ、メモリがアドレスされた
とすると例外データと、割り込みを行わせる命令へのポ
インタと、データへのポインタとの保持または読出しが
行われる。
オフインとグロジエクテイブ無限大を含めて、内部例外
の取り扱いの一部として、零および無限大の演算がとく
に行われる。
の取り扱いの一部として、零および無限大の演算がとく
に行われる。
この数値データ処理装置により、丸め、精密ま次は無限
大演算と例外の取シ扱い、または全体の環境および例外
フラグの蓄積の場合に制御語をロードおよび蓄積する命
令を認める。
大演算と例外の取シ扱い、または全体の環境および例外
フラグの蓄積の場合に制御語をロードおよび蓄積する命
令を認める。
本発明の数値データ処理装置の性能はその信頼度と同様
に拡大される。前記し次ように、ファイル・フォーマッ
トだけでなく加えて６つのタイプのアークを、それぞれ
のフォーマットを一般化されたファイル・フォーマット
へ変換することにより、このデータ処理装置は受は入れ
ることができる。
に拡大される。前記し次ように、ファイル・フォーマッ
トだけでなく加えて６つのタイプのアークを、それぞれ
のフォーマットを一般化されたファイル・フォーマット
へ変換することにより、このデータ処理装置は受は入れ
ることができる。
正確な演算は、不正確な例外ｒＰＪとそのマスクとを含
ませることによシ行われる。丸め誤差が除かれたとする
と、正しく丸められ九結果が得られ、ｒＰＪフラグがセ
ットされる。マスク「ＰＭ、Ｊが零であると、割シ込み
が発生される。そうでなければ実行が単に続行されるだ
けである。これにより会計機能を行わせることができ、
かつ会計機能を丸め誤差から保護できる。
ませることによシ行われる。丸め誤差が除かれたとする
と、正しく丸められ九結果が得られ、ｒＰＪフラグがセ
ットされる。マスク「ＰＭ、Ｊが零であると、割シ込み
が発生される。そうでなければ実行が単に続行されるだ
けである。これにより会計機能を行わせることができ、
かつ会計機能を丸め誤差から保護できる。
丸めモードを用いることにより、符号つき零と符号つき
無限大と、区間（インターバル）演算とをこの数値処理
装置で行うことができる。零と無限大につけられている
符号により、七の零または無限大が区間の端の点である
場合に開かれ九区間または閉じられた区間を認める。そ
して、符号はその区間が開で為れでいるか閉じられてい
るかを示れる開平、乗算、除算、法減少などのような特
殊な命令もいくつか含む。
無限大と、区間（インターバル）演算とをこの数値処理
装置で行うことができる。零と無限大につけられている
符号により、七の零または無限大が区間の端の点である
場合に開かれ九区間または閉じられた区間を認める。そ
して、符号はその区間が開で為れでいるか閉じられてい
るかを示れる開平、乗算、除算、法減少などのような特
殊な命令もいくつか含む。
本発明は、種々変形して実施できる。スタック・ポイン
タは減少（デクリメント）させられ、スタックの元来の
トップのシダニフイカンドの値は１と２との間ま九は一
１七−２との間に桁ずらしされ、スタックの新しいトッ
プにロードされる。
タは減少（デクリメント）させられ、スタックの元来の
トップのシダニフイカンドの値は１と２との間ま九は一
１七−２との間に桁ずらしされ、スタックの新しいトッ
プにロードされる。
「剰余（リメインダー）」命令は引数と周期関数を主レ
ンジに戻す。この命令により、スタックのトップの、２
つの要素の丸め誤差のない正確な剰余の計算、すなわち
、スタックのトップの次（ＴＯ８Ｉ）の内容を法とする
スタックのトップ（ＴＯ８）の内容に等しく剰余をセッ
トすることが許される。その剰余はスタックのトップに
戻され、スタックのトップの次はそのままにされる。
ンジに戻す。この命令により、スタックのトップの、２
つの要素の丸め誤差のない正確な剰余の計算、すなわち
、スタックのトップの次（ＴＯ８Ｉ）の内容を法とする
スタックのトップ（ＴＯ８）の内容に等しく剰余をセッ
トすることが許される。その剰余はスタックのトップに
戻され、スタックのトップの次はそのままにされる。
超越関数のコーデイツク（Ｃａｒｄ ｉ ｅ ）近似も
本発明の数値処理装置においてハードウェアで処理でき
る。デコンポーズ命令と剰余命令を含むことにより、超
越関数の計算に要する引数減少化を可能とする。コーデ
イツク近似はＦＥＵ３２により計算でき、指数、対数、
タンジェント、アークタンジェントのような超越関数を
ハードウェアで得られる。デコンボーズ命令は、スタッ
クのトップの内容をファイル・フォーマットにおいて表
されるスタックのトップの指数の積分値とする。
本発明の数値処理装置においてハードウェアで処理でき
る。デコンポーズ命令と剰余命令を含むことにより、超
越関数の計算に要する引数減少化を可能とする。コーデ
イツク近似はＦＥＵ３２により計算でき、指数、対数、
タンジェント、アークタンジェントのような超越関数を
ハードウェアで得られる。デコンボーズ命令は、スタッ
クのトップの内容をファイル・フォーマットにおいて表
されるスタックのトップの指数の積分値とする。
■０本発明の要約と利点
以上説明し友ように、本発明によって集積回路数値処理
装置が大幅に改良された。本発明の数値処理装置は多く
の科学計算および統計計算に対して十分に高速であｐ、
事務および商業用の計算に用いて十分に正確でアシ、イ
ンメーパル演算のような新規な応用に十分精密であり、
性能、安全性、信頼の面でこれまで実現されなかっ交は
どの高いレベルが達成され、しかも価格が安い。本発明
の数値処理装置は長い実数、短い実数、長い整数、短い
整数、コンバク）ＢＣ’Ｄ、および整数語なトノ全ての
種類のデータが８０ビット長の内部ファイルすなわち一
時的な実数フォーマットへ変換される。数値プロセッサ
内の内部スタック、指数バス、小数パス、演算装置およ
び全ての桁送り器と全てのレジスタは、３つの付加丸め
ピッ） （ＧＲ８） と、適切な場合にはタグ・ビッ
トを含めて、８０ビットｍで動作するように構成されて
いる。ファイル・フォーマットはシグニフィヵンドに明
確な先行ビットを有し、それにより正規化されない演算
と正規化された演算を行うことができる。
装置が大幅に改良された。本発明の数値処理装置は多く
の科学計算および統計計算に対して十分に高速であｐ、
事務および商業用の計算に用いて十分に正確でアシ、イ
ンメーパル演算のような新規な応用に十分精密であり、
性能、安全性、信頼の面でこれまで実現されなかっ交は
どの高いレベルが達成され、しかも価格が安い。本発明
の数値処理装置は長い実数、短い実数、長い整数、短い
整数、コンバク）ＢＣ’Ｄ、および整数語なトノ全ての
種類のデータが８０ビット長の内部ファイルすなわち一
時的な実数フォーマットへ変換される。数値プロセッサ
内の内部スタック、指数バス、小数パス、演算装置およ
び全ての桁送り器と全てのレジスタは、３つの付加丸め
ピッ） （ＧＲ８） と、適切な場合にはタグ・ビッ
トを含めて、８０ビットｍで動作するように構成されて
いる。ファイル・フォーマットはシグニフィヵンドに明
確な先行ビットを有し、それにより正規化されない演算
と正規化された演算を行うことができる。
多項式近似、マクロ−リン級数、逐次除算およびバブ（
Ｐａｄｅｈ ａｐｐｒｏｘｉｎａｔｌｏｎ）のよう々関
数を近似するために知られている各種の数学的表現が指
定され之誤差程度以下の誤差とするために、級む中のど
れだけのエレメント’を必要とするかを決定する目的で
調べられる。級砂内のエレメントの数を妥当な範囲内に
保つことができる唯一のやり方は、近似級数中の引数の
領域を制限することであることを容易に示すことができ
る。結果が計算され定接は、数値処理装置が取り扱うよ
うに設計されている数の元の領域を囲むことをバックア
ップする領域を構成する何らかの方法がなければならな
い。コーデイツク（Ｃａｒｄｌｅ） 近似が知られてい
る。この近似の一般的なやり方は、擬似除算を用いて引
７ｖを非常に小さな剰余まで小さくして、−連の擬似商
を作ることである。次にそれらの剰余の関数の近似値が
計算され、それから擬似商との擬似乗算を用いて正しい
引数により関数を再構成する。コーデイツク近似のアル
ゴリズムは周知である。多少複雑なものであるが、ここ
ではくり返えす必要はない。引数を小さくする正確な目
標点は希望する確度と、用いる数学的な近似法と、計算
しようとする関数とに依存する。（２１！ｌ富の設計考
察に従って）加えられるマイクロコード制御が、それら
の引数減少計算と近似計算を行う九めに用いられる。擬
似除算と擬似乗算は、ＲＯＭ６３からの数学的定数とオ
ペランドま之は剰余の関数を採用する加算と減算を用い
るループとして実現さＣる。ループカウントにより制御
される桁送りがコーデイツク・アルゴリズムにおいて求
められる。
Ｐａｄｅｈ ａｐｐｒｏｘｉｎａｔｌｏｎ）のよう々関
数を近似するために知られている各種の数学的表現が指
定され之誤差程度以下の誤差とするために、級む中のど
れだけのエレメント’を必要とするかを決定する目的で
調べられる。級砂内のエレメントの数を妥当な範囲内に
保つことができる唯一のやり方は、近似級数中の引数の
領域を制限することであることを容易に示すことができ
る。結果が計算され定接は、数値処理装置が取り扱うよ
うに設計されている数の元の領域を囲むことをバックア
ップする領域を構成する何らかの方法がなければならな
い。コーデイツク（Ｃａｒｄｌｅ） 近似が知られてい
る。この近似の一般的なやり方は、擬似除算を用いて引
７ｖを非常に小さな剰余まで小さくして、−連の擬似商
を作ることである。次にそれらの剰余の関数の近似値が
計算され、それから擬似商との擬似乗算を用いて正しい
引数により関数を再構成する。コーデイツク近似のアル
ゴリズムは周知である。多少複雑なものであるが、ここ
ではくり返えす必要はない。引数を小さくする正確な目
標点は希望する確度と、用いる数学的な近似法と、計算
しようとする関数とに依存する。（２１！ｌ富の設計考
察に従って）加えられるマイクロコード制御が、それら
の引数減少計算と近似計算を行う九めに用いられる。擬
似除算と擬似乗算は、ＲＯＭ６３からの数学的定数とオ
ペランドま之は剰余の関数を採用する加算と減算を用い
るループとして実現さＣる。ループカウントにより制御
される桁送りがコーデイツク・アルゴリズムにおいて求
められる。
この目的の次めにループ・カウンタ１６２が設けられ、
このループ・カウンタ１６２ハマルチプレクサ１４８
＜！： ＲＯＭポインタ・ロジック１６４に結合される
。
このループ・カウンタ１６２ハマルチプレクサ１４８
＜！： ＲＯＭポインタ・ロジック１６４に結合される
。
このポインタ・ロジック１６４はＲＯＭ６３からの読出
しを制御する。コーデイツク近似に用いるハードウェア
を構成するのに重要なことは、多くのソースからプログ
ラム可能な桁送り器へデータをロードするのに融通性を
持たせることである。たとえば、桁送り器５２はマルチ
プレクサ１４８を介して、ループカウンタ１ε２により
、先行零カウンタ１５４のビット部分またはバイト部分
と、にょシ可変制御でき、ま九、桁送りカウント・レジ
スタ１４６を介して小数バス４８へ結合される任意のノ
ースかも、レジスタ１４６を介して丸めパラメータ表１
５８から、さらに、カウンタ１４６からの桁送りカウン
トまたはその補数により可変制御できる。
しを制御する。コーデイツク近似に用いるハードウェア
を構成するのに重要なことは、多くのソースからプログ
ラム可能な桁送り器へデータをロードするのに融通性を
持たせることである。たとえば、桁送り器５２はマルチ
プレクサ１４８を介して、ループカウンタ１ε２により
、先行零カウンタ１５４のビット部分またはバイト部分
と、にょシ可変制御でき、ま九、桁送りカウント・レジ
スタ１４６を介して小数バス４８へ結合される任意のノ
ースかも、レジスタ１４６を介して丸めパラメータ表１
５８から、さらに、カウンタ１４６からの桁送りカウン
トまたはその補数により可変制御できる。
ループカウンタ１６２へはマイクロコード直接フィール
ドからロードされる。このような組合わせがないと、コ
ーデイツク近似は実用的な寸法のＩＣチップで十分な速
度でかつ正確に行うことはできない。
ドからロードされる。このような組合わせがないと、コ
ーデイツク近似は実用的な寸法のＩＣチップで十分な速
度でかつ正確に行うことはできない。
Ｍ１図は本発明の数値データ処理装置が用いられるシス
テムと環境、すなわち周辺装置と外部メモリへのアクセ
スを有する中央処理装置とともに示されている本発明の
数値データ処理装置の概略ブロック図、８２図はバス・
インターフェイス・ユニットと浮動小数点実行ユニット
に分割して示す本発明の装置の簡略化したブロック図、
Ｍ３図は任意の長さの左右の桁送シが１クロツクサイク
ル中に行われるようになっている、本発明中のプログラ
ム可能な桁送シ器のブロック図、第４図は第３図に示さ
れているプログラム可能な桁送り器のバイト・マトリッ
クス桁送シ部の略図、第５図はプログラム可能な桁送り
器で用いられるロード・インターフェイス・ユニットの
略図、第６図はプログラム可能な桁送り器で用いられる
読取りインターフェイス・ユニットの略図、第７図は乗
算、除算、法減少および開平がハードウェアで直接行わ
れるようになっている浮動小数点実行ユニットのナノマ
シン部の簡略化し次ブロツク図、第８ａ。 ８ｂ図は本発明の浮動小数点、実行ユニットの全体を示
す詳細なブロック図である。 ２２・・・・浮動小数点処理装置、３ｏ・・・・バス・
インターフェイス・ユニット、３２・・・・浮動小数点
実行ユニツ）、４０・・・・浮動小数点命令アドレス・
レジスタ、４２・・・・制御語レジスタ、４４・・・・
状態語レジスタ、４６・ｅ・・タグ語レジスタ、５０・
―−・レジスタ・ファイル、５６・・・・和桁送り器、
６２・・−・商レジスタ、８０・・骨・和レジスタ、９
０・・・・バイト桁送ジマトリックス、９２・・・・ビ
ット桁送りマトリックス。 屑弘、２゜ カ七、４゜ 。＋：ｚｇｍ 、／ ＩＪＪカも
、６゜
テムと環境、すなわち周辺装置と外部メモリへのアクセ
スを有する中央処理装置とともに示されている本発明の
数値データ処理装置の概略ブロック図、８２図はバス・
インターフェイス・ユニットと浮動小数点実行ユニット
に分割して示す本発明の装置の簡略化したブロック図、
Ｍ３図は任意の長さの左右の桁送シが１クロツクサイク
ル中に行われるようになっている、本発明中のプログラ
ム可能な桁送シ器のブロック図、第４図は第３図に示さ
れているプログラム可能な桁送り器のバイト・マトリッ
クス桁送シ部の略図、第５図はプログラム可能な桁送り
器で用いられるロード・インターフェイス・ユニットの
略図、第６図はプログラム可能な桁送り器で用いられる
読取りインターフェイス・ユニットの略図、第７図は乗
算、除算、法減少および開平がハードウェアで直接行わ
れるようになっている浮動小数点実行ユニットのナノマ
シン部の簡略化し次ブロツク図、第８ａ。 ８ｂ図は本発明の浮動小数点、実行ユニットの全体を示
す詳細なブロック図である。 ２２・・・・浮動小数点処理装置、３ｏ・・・・バス・
インターフェイス・ユニット、３２・・・・浮動小数点
実行ユニツ）、４０・・・・浮動小数点命令アドレス・
レジスタ、４２・・・・制御語レジスタ、４４・・・・
状態語レジスタ、４６・ｅ・・タグ語レジスタ、５０・
―−・レジスタ・ファイル、５６・・・・和桁送り器、
６２・・−・商レジスタ、８０・・骨・和レジスタ、９
０・・・・バイト桁送ジマトリックス、９２・・・・ビ
ット桁送りマトリックス。 屑弘、２゜ カ七、４゜ 。＋：ｚｇｍ 、／ ＩＪＪカも
、６゜
Claims (20)
- （１）数値処理器における演算動作の間に全ての数値例
外を検出する過程と、検出された前記例外の性質を状態
レジスタ内に指示する過程と、符号付き零と無限大とな
る動作の例外を含む指示された例外に特定の応答を前記
数値処理器内で発生する過程と、発生された前記応答を
選択的にマスクする過程とを備えることを特徴とする数
値量を計算する方法。 - （２）被乗数をマルチプレックスされたレジスタにロー
ドする過程と、乗数をスキップ桁送り器にロードする過
程と、第１のクロック・サイクルにおいて前記乗数を前
記スキップ桁送り器において２ビット場所だけ桁送りす
る過程と、前記スキップ桁送り器からの桁送りビット対
を制御回路へ結合する過程と、前記被乗数の選択された
関数を加算器の第１の入力端子へ結合する過程と、前記
第１の入力端子へ与えられる第１の入力を前記加算器の
第２の入力端子へ与えられる第２の入力へ加える過程と
、前記加算器からの和を和レジスタにおいて２ビット位
置だけ右へ桁送りする過程と、桁送りされた前記和を前
記加算器の前記第２の入力端子へ結合する過程とを備え
、前記関数は前記制御回路に結合された前記桁送りされ
たビットに応答して前記制御回路により決定されること
を特徴とする数値処理装置において数値を掛算する方法
。 - （３）除数をマルチプレックスされているレジスタへロ
ードする過程と、被除数を和レジスタへロードする過程
と、この和レジスタの内容を加算器の第１の入力端子へ
結合させ、前記マルチプレックスされているレジスタの
符号付き内容を加算器の第２の入力端子へ結合させる過
程と、前記第１と第２の入力端子へ与えられた入力を加
え合わせる過程と、前記和レジスタ内の新しい和を左へ
１ビット位置だけ桁送りしてから貯える過程と、前記和
レジスタからの新しい和の反転された符号を右から始ま
つて左へ直列の商桁送り器にロードする過程とを備え、
前記マルチプレックスされているレジスタの前記符号付
き内容の符号は前のクロック・サイクルの後の和レジス
タの内容の符号により決定され、かつ前記マルチプレッ
クスされているレジスタの前記符号付き内容の符号は前
記前のクロック・サイクルの間における前記和の符号の
反対であることを特徴とする数値処理装置において数値
量を割算する方法。 - （４）特許請求の範囲の第３項に記載の方法であつて、
前記過程は除数と被除数の指数の差に等しい数のサイク
ルだけ順次繰り返えし、それにより法演算を行うことを
特徴とする方法。 - （５）引数をスキップ桁送り器にロードする過程と、マ
ルチプレックスされているレジスタと和レジスタをクリ
ヤする過程と、前記スキップ桁送り器からの最上位のビ
ット対を加算器への第１の入力端子における最下位と、
それより１つ上位との２つのビット位置へロードし、前
記和レジスタの内容を前記第１の入力端子の残りのビッ
ト場所へロードする過程と、前記加算器の第２の入力端
子の前記２つの下位位置に１１をロードし、かつ前記第
２の入力端子の残りのビット場所へ、前記和レジスタの
内容の符号とは逆の符号を有する、前記マルチプレック
スされたレジスタの符号付き内容をロードする過程と、
前記加算器の前記第１と第２の入力端子に加えられた入
力を加え合わせる過程と、前記加算器により発生された
和を前記和レジスタ内で２ビット場所だけ左へ桁送りす
る過程と、前記和レジスタの内容の反転された符号を前
記マルチプレックスされたレジスタの最下位ビット場所
へロードする過程とを備えることを特徴とする数値処理
装置において数値量の平方根を得る方法。 - （６）より小さな指数を有するオペランドを指数比較手
段で選択する過程と、選択された前記オペランドの指数
を非正規化要素において非正規化する過程と、非正規化
された前記オペランドのガード・ビットと丸めビットお
よびステイツキイ・ビットを計算し、それに前記ガード
・ビットと丸めビットおよびステイツキイ・ビットを添
える過程と、ガード・ビットと丸めビットおよびステイ
ツキイ・ビットを添えられた前記非正規化されたオペラ
ンド数を前記第２のオペランドに加える過程と、制御ロ
ジックおよび制御フラグの設定による決定に従つて前記
和の最下位ビットに１を選択的に加えることにより前記
和を丸めることを特徴とする小数と指数を有する数値量
を数値処理装置において丸める方法。 - （７）演算動作と情報の取り扱いの間に、符号付き零と
無限大を含む数値例外を検出および指示するための第１
の手段と、前記数値例外に対する応答を選択的にマスク
するための第２の手段と、前記第１と第２の手段へ結合
され、前記例外がマスクされた時に前記各例外へ特殊な
応答を選択的に与える第３の手段とを備え、それにより
、数値の処理中に全ての例外が検出および指示され、か
つ、マスクされると、計算を確実なやり方で続行できる
ように、全ての例外に応答が与えられることを特徴とす
る数値量を計算する数値データ処理装置。 - （８）特許請求の範囲の第７項に記載の装置であつて、
複数のモードのうちの選択した１つのモードにおいて、
前記数値量を丸める丸め手段を含むことを特徴とする装
置。 - （９）特許請求の範囲の第８項に記載の装置であつて、
前記丸め手段は前記数値量に対応するガード・ビットと
丸めビットおよびステイツキイ・ビットを記録するため
の３ビット・レジスタを含み、ステイツキイ・ビットは
前記数値量の１つから右へ桁送りされた全てのビットの
排他的オア関数であることを特徴とする装置。 - （１０）特許請求の範囲の第８項に記載の装置であつて
、Ｐフラグ・レジスタとＰＭマスク・レジスタを含み、
正確な演算を行う手段を含み、前記丸め手段において丸
めが行われ、かつ割込み手段により割込みが発生された
時に前記Ｐフラグ・レジスタがセットされ、前記ＰＭマ
スク・レジスタがセットされると、割込み発生なしに実
行が継続され、丸められた結果が前記丸め手段により発
生されることを特徴とする装置。 - （１１）小数バスを含み、算術計算を行う数値プロセッ
サであつて、第１の入力端子が前記小数バスへ結合され
る加算器と、数値量を貯えてそれを桁送りするための和
要素と、マルチプレックスされたレジスタと、双方向ス
キップ桁送り器と、前記和要素と前記マルチプレックス
されたレジスタとに結合され、求められた算術計算の性
質に応答して、前記和要素と前記マルチプレックスされ
たレジスタを選択的に制御する制御器とを備え、前記和
要素の入力端子は前記加算器の出力端子へ結合され、前
記和要素の出力端子は前記小数バスへ結合され、前記マ
ルチプレックスされたレジスタの入力端子は前記小数バ
スへ結合され、前記スキップ桁送り器の第１の出力端子
は前記加算器の前記第１の入力の選択された１つの下位
ビットへ結合され、前記スキップ桁送り器の第２の出力
端子は前記制御器へ結合されてそれへ制御情報を与え、
それによりハードウェアにおいて掛算動作を選択的に行
うことができることを特徴とする数値処理装置。 - （１２）特許請求の範囲の第１１項に記載の装置であつ
て、前記和要素の符号ビット場所へ結合されるインバー
タを備え、このインバータは前記マルチプレックスされ
たレジスタへ結合され、それにより平方根計算と法計算
をハードウェアにおいて選択的に行うことができること
を特徴とする装置。 - （１３）特許請求の範囲の第１２項に記載の装置であつ
て、直列商シフトレジスタを備え、このシフトレジスタ
の入力端子は前記インバータへ結合され、それにより除
算をハードウェアにおいて選択的に行うことができるこ
とを特徴とする装置。 - （１４）左桁送りのために選択的に作動させられる双方
向のロードおよび読取サの第１のインターフェイス回路
と、この第１のインターフェイス回路に結合されるバイ
ト桁送りマトリックスと、このバイト桁送りマトリック
スに結合されるビット桁送りマトリックスと、このビッ
ト桁送りマトリックスへ結合されて右桁送りのために選
択的に作動させられる双方向のロードおよび読取サの第
２のインターフェイス回路と、左および右へのバイト桁
送りの数を制御するために前記バイト桁送りマトリック
スへ結合されるバイト桁送り制御回路と、左および右へ
のビット桁送りの数を制御するために前記ビット桁送り
マトリックスへ結合されるビット桁送り制御回路とを備
え、それにより１回のクロック・サイクルの間に任意の
数のビットにより左または右への桁送りを行うことがで
きることを特徴とするプログラム可能な双方向桁送り器
。 - （１５）特許請求の範囲の第１４項に記載の双方向桁送
り器であつて、前記ビットおよびバイト桁送りマトリッ
クスは複数の入力ポートと複数の出力ポートを有し、前
記入力ポートは対応する複数の双方向素子により前記出
力ポートへ選択的に結合され、前記バイト桁送りマトリ
ックス中の前記複数の双方向素子は、各入力ポートが前
記複数の双方向素子のうちの１つを介して８番目ごとの
出力ポートへ結合されるように８桁の桁送りで前記入力
ポートと出力ポートへ選択的に結合されるように組にな
つて構成され、前記ビット桁送りマトリツクス中の複数
の前記双方向素子は、前記入力ポートの１つを前記双方
向素子の１つを介して連続する８つの出力ポートのうち
の１つへ選択的に接続するように、構成され、前記双方
向素子は前記ピット桁送り制御回路と前記バイト桁送り
回路へ結合されてそれらの回路に応答することを特徴と
する双方向桁送り器。 - （１６）小数バスと、この小数バスに結合されるプログ
ラム可能な桁送り器と、このプログラム可能な桁送り器
に出力端子が結合される桁送りカウント・レジスタと、
この桁送りカウント・レジスタに出力端子が結合される
先行零カウンタと、このカウンタと前記小数バスに結合
される和レジスタとを備えることを特徴とするコーデイ
ツク近似を計算するための数値処理装置。 - （１７）特許請求の範囲の第１６項に記載の装置であつ
て、前記桁送りカウント・レジスタの入力端子へ結合さ
れる丸めパラメータ表を備え、前記桁送りカウント・レ
ジスタの別の入力端子は前記小数バスへ結合されること
を特徴とする装置。 - （１８）特許請求の範囲の第１６項に記載の装置であつ
て、前記プログラム可能な桁送り器はマルチプレクサに
より制御され、このマルチプレクサの１つの入力端子は
ループカウンタへ結合され、別の入力端子は前記桁送り
カウント・レジスタへ結合されることを特徴とする装置
。 - （１９）特許請求の範囲の第１８項に記載の装置であつ
て、前記桁送りカウント・レジスタは、その桁送りカウ
ント・レジスタの内容またはその論理的な補数を選択的
に結合できる桁送りカウント選択回路を介して前記マル
チプレクサへ結合されることを特徴とする装置。 - （２０）特許請求の範囲の第１６項に記載の装置であつ
て、前記プログラム可能なシフトレジスタは、左桁送り
のために選択的に作動させられる双方向性のロードおよ
び読取りの第１のインターフェイス回路と、この第１の
インターフエイス回路に結合されるバイト桁送りマトリ
ックスと、このバイト桁送りマトリックスに結合される
ビット桁送りマトリックスと、このビット桁送りマトリ
ックスに結合され、右桁送りのための選択的に作動させ
られる双方向性のロードおよび読取りの第２のインター
フェイス回路と、左と右へのバイト桁送りの数を制御す
るために前記バイト桁送りマトリツクスへ結合されるバ
イト桁送り制御回路と、左と右へのビット桁送りの数を
制御するために前記ビット桁送りマトリックスに結合さ
れるビット桁送り制御回路とを備えることを特徴とする
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/120,995 US4338675A (en) | 1980-02-13 | 1980-02-13 | Numeric data processor |
| US120995 | 1993-09-13 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081981A Division JPS56129946A (en) | 1980-02-13 | 1981-02-13 | Method for computing numerical value and numerical data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02138620A true JPH02138620A (ja) | 1990-05-28 |
Family
ID=22393800
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081981A Granted JPS56129946A (en) | 1980-02-13 | 1981-02-13 | Method for computing numerical value and numerical data processor |
| JP63309761A Pending JPH02138620A (ja) | 1980-02-13 | 1988-12-07 | 数値量を計算する方法および数値データ処理装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081981A Granted JPS56129946A (en) | 1980-02-13 | 1981-02-13 | Method for computing numerical value and numerical data processor |
Country Status (2)
| Country | Link |
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| US (1) | US4338675A (ja) |
| JP (2) | JPS56129946A (ja) |
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