JPS6054070A

JPS6054070A - 演算装置

Info

Publication number: JPS6054070A
Application number: JP58161418A
Authority: JP
Inventors: Koji Doi; 土居　晃二; Yuichi Kawakami; 雄一川上
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-09-02
Filing date: 1983-09-02
Publication date: 1985-03-28
Also published as: EP0136834B1; US4700324A; EP0136834A2; EP0136834A3; JPH0235348B2; DE3480614D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は演算回路に関する。

〔従来技術〕

半導体製造技術の進歩に伴い、高集積度でかつ高速度の
ＬＳＩが可能となるにつれ、篩速演昇を要求するリアル
タイムディジタル信号処理が可能となり、このようなデ
ィタル信号処理を高速で効率よく行うハードウェアの提
供が重装となっている。

ディジタル信号処理とは、アナログ信号をディジタル信
号に変換しくＡ／Ｄ変換し）、ディジタル信号として柩
シ扱い、必要とされるフィルタ操作、直交変換等をディ
ジタル演算で実行する技術である。

一般に、これらディジタル信号処理において付なわれる
演算は（１）式に示すように、配列同士の績４０である
ことが多い。

ｔ；０ただし、Ｌ　＝Ｏ＊　１　ｅ　２・・・・・・、Ｎ−１
に＝０．１．２・・・・・・、Ｎ−１従来、この種の演算装置は第１図に示すように、乗算器
１、演算器２、レジスタ（５）３、レジスタ（ロ）４、
シフター５、マルチプレクサ６、制御回路７によって構
成される。乗算器１、演算器２は固定小数点方式による
演算を行なうものとする。乗算器１の入力は係数および
入力値系列であり、時系列的に入力される。

固定小数点方式によるデータは２の補数で表わされ、そ
のデータ形式は第２図で示されるように、最上位ビット
に符号ビット、最上位ビットと次のビットの間に小数点
を持つものとする。

次に本従来例によシ、２式で示すような演算を行なう場
合について説明する。

Ｙ＝　ｌ：　ａｉ　−Ｘ　ｉ　・”・（２）亘＝１＜ｔｃだし　ｉ＝１　＊　２　ｓ　’−”””’　ｓ　
Ｎ）本演算は固定小数点方式によって行なうため、加算
点においてオーバー７０−が生じる可能性があり、オー
バーフローに対する処理が必要である。

本演算では次に示すオーバーフローの処理を行なうもの
とする。

（１）オーバーフローした加算結果に対し右シフト１を
行なうことによｐｎａｎ精算を７倍の大きさに正規化す
る。ヤの値のデータ形式は第３図のように変化する。

（２）処理（１）を行カっだ加算点以後の乗算結果に対
し、加算点におけるデータ形式をそろえるため乗算結果
に対し正規化を行なう。

本従来例によって（２）式の演算を行なうために必要な
ステップを、第４図の流れ図を参照して以下に示す。た
だし演算開始時ｉは０、レジスタ囚３はクリアーされて
いるものとする。

ステップ■；入力Ｘｉ、係数ａｉｆ：乗算器１ヘセツト
。

ステップ■；レジスタ（６）３の内容と乗算器１の出力
を演算器２によって加算、結来はレジスタ（イ）３へ。

ステップ■；制御回路７は演算器２の加算結果を検出、
オーバーフローが生じてない場合は五段目の演算終了、ｉを１増してステップ■へ。

ステップ■；レジスタ（６）３の内容をシフター５によ
って右シフト１、ｉを１型して次のステップ■へ。

ステップ■；入力Ｘｉ１係１ｇａｉを乗算器１ヘセツト
。（ここでのｉは酌ステップで１増したものを意味する。）ステップ■；レジスタ（５）３の内容をレジスタ（切４
へ退避、同時にレジスタ（６）３をクリアー。

ステップ■；レジスタ（６）３の内容と乗Ａ−＜ｉ　１
の出力を演算器２によって加算。

ステップ■；レジスタ（２）３の内容をシフター５によ
ってオーバーフローの生じた回数分すなわち１だけ右シフト。

ステップ■；レジスタか）３の内容とレジスタ（Ｉ！４
の内容を加昇。

ステップ■；制岬回路７は演９器２の加算結果を検出、
オーバーフローが生じていない場合は五段目の演算終了、ｉを１増してステップ（５）へ。オーバーフローが生じている揚台は次のステップ■へ、ステップ■；レジスタ（５）３の内存金シフター５によ
って右シフト１、ｉをＩＪ署してステップ０へ、ステップ■〜ステッフ゛■：ｉ　＋：ｉＪ　ｈ己ステッ
フ゛■〜ステップ■の隷返しとなる。たノビし、オーバ
ーフローの生じた回数分だりＶジスタ四３の内′６が７
フター５によって右シフトされる。す・よりちステップ
（１５１ではレジスタ（２）３は右ジット２となり、オ
ーバーフローがＭ回生じ７ヒステツプ■′ではレジスタ
（イ）３は右シフトＭとなる。

このことは、シンター５のシフ）　Ｊｈ３は、山１檄的
に決足できないためで、ステップ■に相当するステップ
に寂り°るジット鼠にメＪして、オーバーフロ−の回数
に応じた別々のルーチンを用意しなければならない。

以上説明したように、従来方式による演算装置では、本
演算例におけるようなオーバーフロー処理を行なう場合
、副−回路はその処理として、Ｕ）　オーバー７０−の
判定。

切　オーバーフローの判定活路による２通りの異なる処
理への分岐。

を行なうため、処理は複雑化し１、またシフト処理に伴
う演算ステップ数の増加は加算へ毎に３ステツプずつで
必し、演算時間が増大するという欠点′がめつだ。

〔発明の目的〕

本発明の目的は、上記欠点を除去することによシ、オー
バー７０−処理が簡単に行え演算処理時間の短縮された
演算装置を提供することにある。

〔発明の構成〕

本発明の演算装置は、乗利−器と、レジスタと、前記乗
算器の出力もしくは前記レジスタの内容をシフトするシ
フターと、前記レジスタの内容と前果を出力する演算器
と、記憶内容により前記シフターのシフト量を決定する
記憶手得と、前記演算器の演算結果を検出し所定の結果
が得られた場合前記記憶手段に記憶されている内容を更
新する制御回路とを含むことから構成される。

〔実施例の説明〕

以下、本発明の実ノイ１１例について図面を参照して訝
−明する。

第５図は本示りＪの４１の実施例のブロック図である。

水弟１の実施ｉｆ’ｌは、乗算器１１と、レジスタ１３
と、乗算器１１の出力もしくはレジスタ１３の内容をシ
フトするシフター１５と、レジスタ１３の内容とシフタ
ー１５の出力を演、寒しレジスタＪ３に演算結果を出力
する演算器１２と、記憶内容により前記シフターのシフ
ト量を決定する記憶手段としてのシフター制御用レジス
タ１４と、演算器１２の演算結果を検出し所定の結果が
得られた場合シフター制御用レジスタ１４に記憶されて
いる内容を更新する制御回路１７とを含むことから構成
される。なお１６はマルチプレクサである。

制御回路１７ｆＪニジフタ−制御用レジスタ１４の内容
変更、マルチプレクサ１６０入力選択、シフター１５の
制御、演算器１２の演算結果の検出を行なう。シフター
制＠１用レジスタ１４はその内容がそのままシフター１
５の右シフトのシフト厳とする。７フター１５はシフタ
ー制御用レジスタ１４による制御、制＠回路１７による
ｉ［ｔｌｌ　＜ｉｔｌの２つのモードを持つものとする
。′Ｍ！算器１１、演Ｓ器１２は従来例と同様なデータ
形式ｆ、侍つ固定小数点方式とする。

次に本災施例を用いて（２）式で示される従来例で用い
たものと同様な演算について説明する。オーバーフロー
に対する処理はまったく同様なものとする。

本笑施例によって（２）式の演詳を行なうために必要な
ステップを第６図のｔＬｉ図７参照して以下に示す。た
だし演算量始時ｉは０ルジスタ１３、シフター制御用レ
ジスタ１４はクリアーされているものとする。

ステップ■；入力Ｘｉ１係数ａｉを乗算器１１へセット
。

ステップ■；乗算器１１の出力をジッター１５へセット
、シフター１５はシフター制御用レジスタ１４の内容に従って入力値に対し右シフトを行なう。

ステップ■；レジスタ１３の内容と７フター１５の出力
を演算器１２によつて加算、結果はレジスタ１３へ。

ステップ■；制御回路１７は演算器１２の加昇結果を検
出、オーバーフローが生じていない場合はｉ段目の演算器了、ｉを１増してステップ■へ。

オーバーフローしている場合は次のステップ■へ。

ステップ■；レジスタＪ３の内容とシフター１５によっ
て右シフ）１　（この時のシフター１５の制御は制御回路１７による）。

ステップ■；制御回路１７はシフター制御用レジスタ１
４の内容を１増す、ｉは１増してステップ■へ以上説明したように本実施例は、乗算器出力と演算器入
力の間にシフター制御用レジスタ１４によって制御可能
なシフター１５を設けることによって、乗鼻結果を次々
に加算していくような演算において、オーバーフローに
対する処理として、シフト操作による手法を用いた場合
に効果がある。

すなわち、本実施例により、第一に制御回路の処理にお
いて、その処理はＵ）　オーバーフロー判定。

Ｃ）　オーバーフロ一点での記憶手段の記憶内容のの更
Ｎｒ。

のであるだめ、オーバーフロへ無に関係なく同一の処理系
によって処理でき、従って、処理の複雑化は生じないと
いう効果がある。

第二にシフト処理に伴う演算ステップ数の増加はシフタ
ーによってシフトを行なう１ステツプのまで使るためＮ
個の加算を持つ演算における増加ステップは高々Ｎステ
ップであり演算時間の増大は従来方式に比べ１／２ない
しは１／３程度になるという効果がある。

第７図は本究明の第２の実施例のブロック図である。

本実施例は記憶手段として、第５図の第１の実施例では
レジスタを用いたが、このレジスタの代シに制御回路に
よってカウント動作が制御可能なカウンタ１８を用いた
ものであシ第１の実施例と同様な動作が行なえることは
明白で・ちる。

〔発明の効果〕

以上、詳細に説明した通り、本発明の演算装置は、乗算
器出力と演算器人力との間に、特別な記憶手段による制
御可能なシングーを設け、）ＪＤ　Ｊ’！　（＋＠出力
に対し自動的にシフトを行うことができるので、従来の
ように複雑なオーバーフロー処理が必要でなくなり演−
処理時間を短縮できるていう効果を有している。

【図面の簡単な説明】

第１図は従来の演算装置の一例のブロック図、第２図は
本従来例及び本発明の実施例で扱った固定小数点方式の
データ形式図、第３図は正規化におけるデータ形式の衰
化を示す図、第４図は第１図の従来例による演算例の流
れ図、第５図は本発明の第１の実施例のブロック図、第
６図は本発明の第゛１のｆ実施例による演算例の流れ図
、第７図は本発明の第２の実施例のブロック図である。 ■・・・・・・乗算器、２・・・・・・演算器、３・・
・・・・レジスタ（２）、４・・・・・・レジスタ＜Ｔ
Ｌ　５−−−−−−シフター、６・・・・・・マルチプ
レクサ、７・・・・・・制御回路、１１・・・・・・乗
算器、１２・・・・・・演算器、１３・・・・・・レジ
スタ、１４・・・・・・シフター制御用レジスタ、１５
・・・・・・シフター、１６・・・・・・マルチプレク
サ、１７・・・・・・制御回路、１８・・・・・・カウ
ンタ。８１図第２図、−一−（ｉｌｌ、（’、、１７０．二’；：　；”ｒ
　Ｓ＄”侶　Ａ　）８３　区第４図第　５　ｍ

Claims

【特許請求の範囲】

（１）乗算器と、レジスタと、前記乗算器の出力もしく
は前記レジスタの内容をシフトするシフターと、前記レ
ジスタの内容と前記シフターの出力を演算し前記レジス
タに演算結果を出力する演算器と、記憶内容によシ前記
シフターのシフト量を決定する記憶手段と、前記演算器
の演算結果を検出し所定の結果が得られた場合前記記憶
手段に記憶されている内容を更新する制御回路とを含む
仁とを特徴とする演算装置。
（２）記憶内容によりシフターのシフト量を決定する記
憶手段がレジスタから構成される特許請求の範囲第（１
）項記載の演算装置。
（３）　記憶内容によレジスタご多７タ景を決定する記
憶手段がカウンタから構成される特許請求の範囲第（１
）項記載の演算装置。