JPS6386024A

JPS6386024A - バレルシフタ

Info

Publication number: JPS6386024A
Application number: JP61232357A
Authority: JP
Inventors: Takeji Tokumaru; 武治得丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16
Also published as: JPH0426732B2; US4839840A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、シフトされた入力情報を受ける側の応答を
向上させるバレルシフタに関する。

（従来の技術）シフト動作を行う装置として、例えばシフトレジスタや
バレルシフタは、従来から多用されている。

第４図はバレルシフタの構成を示す図であり、同図に示
すバレルシフタは、８ビツトの入力情報ＤＯ〜Ｄ７をＯ
〜７ビツトの範囲で上位ビット方向く左方向）ヘシフト
するものである。

このバレルシフタは、入力情報Ｄｏ＝Ｄ７をシフト沿を
指示するシフト信号８４，８２．３１に応じたシフト量
だけシフトして、出力端０ＵＴＯ〜○ＵＴ７，０ＵＴＯ
′〜ｏＵＴ７−に出力スルセレクタ１ａ、１ｂ、３ａ、
３ｂ、５ａ、５ｂで構成されている。

セレクタ１ａは、４ビツトのシフト８を指示するシフト
信号Ｓ４がハイレベルになることで導通状態となり、入
力情報ＤＯ〜Ｄ７を左方向へ４ビツトシフトさせる。セ
レクタ３ａは、２ビツトのシフト量を指示するシフト信
号がハイレベルになることで導通状態となり、セレクタ
３ａに入力される情報を左方向へ２ビツトシフトさせる
。セレクタ５ａは、１ビツトのシフト量を指示するシフ
ト信号Ｓ１がハイレベルになることで導通状態となり、
セレクタ５ａに入力される情報を左方向へ１ビツトシフ
トさせる。

セレクタ１ｂ、３ｂ、５ｂは、それぞれシフト信＠８４
．８２．３１がロウレベルとなり、このロウレベルのシ
フト信号がインバータ回路７を介して与えられると導通
状態となり、この状態にあっては、入力情報Ｄｏ〜Ｄ７
のシフト動作は行われない。

このように、λ力情報ＤＯ〜Ｄ７は、セレクタ１８〜５
ｂによりシフト信号８１，８２．８４のレベルの組み合
わせに応じて、左方向へＯビット〜７ビツトの範囲でシ
フトされて、出力端０ＵＴＯ−ＯＵＴ７．０ＵＴＯ−〜
、０ＵＴ７１Ｃ出力される。

ところで、上述したバレルシフタにおいては、８ビツト
の入力情報を最大で７ビツトのシフトを行うようになっ
ているので、８２個のセレクタが用いられているが、例
えば３１ビツトのシフトを行うためには、更に８ビツト
のシフトｍを指示するシフト信号と１６ビツトのシフト
量を指示するシフト信号の２つのシフト信号が必要とな
り、これにともなってセレクタの個数も増加する。この
ように、セレクタの個数は、入力情報のビット数とシフ
ト量に応じて増加することになる。

したがって、多ビットの入力情報を多ビツトシフトする
バレルシフタにあっては、多くのセレクタが用いられる
ので、構成をできるだけ大型化することなく高速なシフ
ト動作を行うためには、セレクタの簡素化及び入力情報
の伝達速度の遅延を小さくすることを考慮して設計する
必要がある。

このような観点から、セレクタはＮチャンネルＭＯＳト
ランジスタ（以下ＩＮＭＯ８Ｊと呼ぶ）で構成されたも
のと、ＮＭＯ８とＰチャンネルＭＯＳトランジスタ（以
下ｒＰＭＯ８Ｊと呼ぶ）とのＣＭＯ８形式で構成された
ものが、従来から用いられている。

第５図に示すセレクタは、ＮＭＯ８９を用いて構成した
ものであり、第４図で示したバレルシフタの○印で表わ
されている１個のセレクタを、１個のＮＭＯ８で構成し
たものである。

第６図に示すセレクタは、ＣＭＯ８形式で構成したもの
であり、第４図に示したバレルシフタの○印で表わされ
ている１個のセレクタをＮＭＯ８１１とＰＭＯ８１３と
の２個のＭＯＳトランジスタで構成したものである。

セレクタをＮＭＯ８で構成した場合には、ＮＭＯ８はそ
のゲート電位ＶＧがソース電位ＶＳよりしきい値電圧Ｖ
ＴＮ分だけ高くなった時に、すなわち、ＶＳ＋ＶＴＮ≦
ＶＧの関係が成立した時に導通状態となり１．Ｎ　Ｍ　
ＯＳのバックゲート効果によりドレイン電位は（Ｖｓ　
−ＶＴ　Ｎ　）の電位までしか上昇しないために、入力
情報の″“１″レベルの電位を電源電位Ｖｏｏとしても
、ドレイン電位は（Ｖｏ　Ｄ　−ＶＴ　Ｎ　）の電位ま
でしか達しないことになる。このため、ドレイン電位を
ソース電位ＶＳに近づけるためには、しきい値電圧ＶＴ
Ｎを小さく設定しなければならない。

しかしながら、ＶＴＮを小さくするとＶｓ＋Ｖ丁Ｎ≦Ｖ
Ｇの関係から、ＮＭＯ８はノイズ等によるゲート電位Ｖ
Ｇの変化で容易に導通／非導通となり、ノイマージンが
狭められて誤動作が生じ易くなる。したがって、しきい
値電圧ＶＴＮは、ノイズマージンとドレイン電位との両
方を考慮して設定しなければならなず、しきい値電圧Ｖ
ＴＮの設定が困難となっていた。

また、セレクタをＮＭＯ８で構成した場合に、入力情報
は第７図に示すように、直列に接続された３個のＮＭＯ
８９を介して出力端Ｄ３に伝達されることになる。

同図において、それぞれのＮＭＯ８９のゲート端子に与
えられるそれぞれのシフト信号の電位を電源電位ＶＤＤ
として、入力情報の電位Ｖｒを徐々に上昇させた場合に
、接点Ｄ＋　、Ｄ２及び出力端Ｄ３の電位ＶＯは、（Ｖ
ｏ　Ｄ　−ＶＴ　Ｎ　）の電位（但しＶＴＮはそれぞれ
のＮＭＯ８のしきい値電圧とする）に近づくにつれて、
Ｍ８図に示すように、著しく上昇速度が緩やかになる。

このため、出力端Ｄ３に伝達される入力情報を受ける側
の回路における入力段のしきい値電圧を（Ｖｏ　ｏ　−
ＶＴ　Ｎ　）の近傍に設定した場合には、入力情報を受
ける側の回路における゛０パレベルから゛″１″１″レ
ベル答が著しく遅れることになる。したがって、応答を
早めるためには、しきい値電圧を（ＶＤ　Ｄ　−ＶＴ　
Ｎ　）よりもかなり低く設定しなければならない。しか
しながら、しきい値電圧を低く設定すると、１１０　Ｉ
！レベルから１１１　ｎレベルへの応答は速くなるが、
逆に“１′ルベルから゛Ｏ″レベルへの応答が遅れると
いう不具合が生じることになる。

また、セレクタをＰＭＯ８で構成した場合にも、ＮＭＯ
８で構成した場合と同様であり、ＰＭＯ８で構成した場
合には、出力端の“Ｏ″レベル電位はＰＭＯ８のしきい
値電圧までしか低下せず、さらに、出力端の電位がしき
い値電圧の近傍に近づくにつれて、下降速度はゆるやか
となる。このため、入力情報を受ける側の回路のしきい
値電圧を高めに設定する必要があり、その結果として、
入力情報を受゛ける側の回路における“′Ｏ″レベルか
ら゛１″レベルへの応答が著しく遅れるという不具合が
生じることになる。

このような不具合を解決するために、セレクタを１９［
示スヨうに、ＮＭＯ８１１とＰＭＯ８１３を並列に接続
してＣＭＯ８形式により構成したものがある。このよう
なＣＭＯ８形式において、ＮＭＯＳ１１のゲート電位■
０を電源電位Ｖｌ）Ｄとし、ＰＭＯ８１３のゲート電位
ＶＧをグランド電位として、ＮＭＯ８１１及びＰＭＯ８
１３を導通状態にさせた時に、入力電位ＶＳがＩＩｍ位
Ｖｏｏの場合には、ＰＭＯ８１３により出力電位は確実
に電源電位ＶＤＤとなる。また、入力電位ＶＳがグラン
ド電位の場合には、ＮＭＯ８１１により出力電位は確実
にグランド電位となる。

このように、セレクタをＣＭＯＳ形式で構成した場合に
は、出力端の電位は確実に電源電位あるいはグランド電
位となり、出力端に伝達される入力情報を受ける側の回
路の応答速度を遅らせることにはならない。しかしなが
ら、ＮＭＯ８あるいはＰ　ｌｖｌ　ＯＳだけでセレクタ
を構成した場合に比べて、トランジスタの個数は２倍に
増加することになる。

（発明が解決しようとする問題点）以上説明したように、セレクタをＮＭＯ８あるいはＰＭ
Ｏ８の単体で構成した場合には、しきい値電圧の設定が
困難となり、セレクタの出力端に十分な“ＯＩ＋レベル
あるいは“１″レベルが出力されず、出力端に伝達され
る入力情報を受ける側の回路の応答速度を遅らせるとい
う問題があった。

一方、セレクタをＮＭＯ８とＰＭＯ８を並列に接続した
Ｃ　Ｍ　ＯＳ形式で構成した場合には、セレクタの出力
端には十分な“０″レベルあるいは“１°°レベルが出
力されることになるが、その反面トランジスタ数は倍に
なり、回路構成が大型化してしまうという問題があった
。

そこで、この発明は、上記に鑑みてなされたものであり
、回路構成を大型化することなく、しきい値電圧の変動
による遅延を防止して、応答速度の向上に寄与し得るバ
レルシフタを提供することを目的とする。

［発明の構成コ（問題点を解決するための手段）上記目的を達成するために、この発明は、入力情報を入
力端と出力端との間に直列接続された複数のＮチャンネ
ルＭＯ８ｌ−ランジスタを介して所定量シフトさせて出
力端に供給するバレルシフタにして、前記出力端をシフ
ト動作が行われる前に予め電源電位にプリチャージして
おくプリチャージ手段と、入力情報のシフト動作時に出
力端側にドレイン端子が接続された前記ＮチャンネルＭ
ＯＳトランジスタのゲート端子に、”　１　”レベルの
入力情報が前記出力端に出力される際の前記Ｎチャンネ
ルＭＯＳトランジスタのソースの゛１゛ルベルと同レベ
ルの電位、但し出力側のドレイン端子はプリチャージ電
位を供給する手段とから構成される。

（作用）この発明のバレルシフタにおいては、入力情報のシフト
動作を行う前に予め出力端を電源電位にプリチャージし
ておき、′１”レベルの入力情報は、そのシフト出力を
出力端の電源電位とすることにより、また、′０”レベ
ルの入力情報は、出力端の電源電位をグランド電位に降
下させることにより、入力情報を出力端に伝達するよう
にしている。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例におけるバレルシフタのセ
レクタ回路の一部構成を示す図であり、このセレクタ回
路は第４図に示したバレルシフタに適用したものである
。

第１図に示すセレクタ回路は、直列に接続された３個の
ＮＭＯ８１５，１７，１９から構成されるセレクタと、
プリチャージ回路２１とを有している。その基本的な構
成は、第７図に示したものと同様にＮＭＯ８で構成され
ており、入力情報を直列に接続された３個（７）ＮＭＯ
８１５，１７，１９を介して出力端に伝達して、入力情
報のシフト動作を行うものである。この実施例では、こ
のようなセレクタに、入力情報が出力端に出力される前
に予めＡ点をプリチャージするプリチャージ回路２１を
設けたものである。

ＮＭＯ８１５は、そのゲート端子にシフト信号Ｓ４が与
えられ、ソース端子に入力情報が与えられており、シフ
ト信号Ｓ４が“１″レベルになることにより導通状態と
なる。ＮＭＯＳ１７は、そのゲート端子にシフト信号Ｓ
２が与えられ、ソース端子がＮＭＯＳ１５のドレイン端
子に接続されており、シフト信号Ｓ２が“１”レベルに
なることにより導通状態となる。ＮＭＯ８１９は、その
ソース端子がＮＭＯ８１７のドレイン端子に接続されて
おり、ドレイン端子がバッファ回路２３を介して出力端
に接続されている。

プリチャージ回路２１は、ＰＭＯ８２５，ＮＭ０８２７
、インバータ回路２９．アンドゲート３１とから構成さ
れている。

ＰＭＯ８２５は、そのゲート端子にインバータ回路２９
を介してプリチャージ信号が与えられ、ソース端子には
電源電位Ｖｏｏが与えられており、ドレイン端子がＮＭ
Ｏ８１９のドレイン端子（Ａ点）に接続されている。こ
のＰＭＯ８２５は、プリチャージ信号が“１゛ルベルに
なると導通状態となり、電源電位ｖＤＤをＡ点に与える
ことによりＡ点を電源電位■ＤＤにプリチャージするも
のである。

ＮＭＯ８２７は、そのゲート端子に電源電位ＶＤＤが与
えられており、ドレイン端子がＮＭＯＳ１９のゲート端
子に接続されている。

アンドゲート３１は、その一方の入力端子にシフト信号
Ｓ１が与えられ、他方の入力端子にはインバータ回路２
９を介してプリチャージ信号が与えられており、出力端
子がＮＭＯ８２７のソース端子に接続されている。

アンドゲート３１は、プリチャージ信号が“１”レベル
となり、他方の入力端子に“０″レベルの信号が与えら
れると、“ＯＩＴレベルの出力をＮＭ０８２７を介して
ＮＭＯ８１９のゲート端子に供給して、Ａ点をプリチャ
ージしている間は、ＮＭＯ８１９を非導通状態にさせる
。

以上説明したように、この実施例は構成されており、次
にこの実施例の作用を第２図及び第３図（ａ　）〜第３
図（Ｃ）を用いて説明する。

第２図は第１図の動作タイミング図であり、第３図（ａ
　）〜第３図（Ｃ）は第１図の動作波形図である。

第１図に示したセレクタ回路は、クロック信号における
プリチャージ期間φ１でＡ点のプリチャージが行われ、
シフト結果出力期間φ２でシフトされた入力情報の出力
が行われ、この雨期間で入力情報のシフト動作が行われ
る。

クロック信号がプリチャージ期間φ１になると、プリチ
ャージ信号が“１″レベルとなり、この信号がインバー
タ回路２９により反転されて、ＰＭＯ８２５のゲート端
子は“Ｏ″レベルなり、２ＭＯＳ２５は導通状態となる
。さらに、アンドゲートの一方の入力端子も１０　ｎレ
ベルとなり、アンドグートの出力は“Ｏ″レベルなる。

これにより、ＮＭｏ５１９のゲート端子は“′Ｏ″レベ
ルとなり、ＮＭＯ８１９は非導通状態となる。したがっ
て、電源電位ＶＤＤからＰＭＯＳ２５を介してＡ点に電
流が流れ込み、Ａ点は電源電位Ｖｏ。

にプリチャージされる。

また、このプリチャージ期間φ１において、シフト信号
８１．８２．８４はすべてセレクトされているとするな
らば、電源電位ＶＤＤとなる。以降の説明においては、
５１＝８２＝３４のセレクトルートになっていることを
前提として話しを進める。実際の動作においては、セレ
クト信号８１゜Ｓ２．Ｓ４の状態においてそれぞれ異な
ったセレクトルートが確立する。

例えば第４図において、５１＝８２＝８４＝′“１″の
状態すなわちＶＤＤレベルの状態ですべてセレクトされ
ていれば、図中８．９．１０のセレクタ素子が選ばれる
。このセレクタ素子を第１図に示しであるようなＮＭＯ
８構成社すれば、その時のセレクトゲートにはすべてＶ
ＤＤレベルが供給される。また、Ｓ　１　＝ＧＮＤレベ
ル、５２＝Ｓ４＝Ｖｏｏレベルの状態では８．９．１１
のセレクタ素子が選ばれ、その時のＮＭＯ８のゲートに
はすべてＶＤＤレベルが供給されている。

従って、セレクトされているＮＭＯ８のゲートにはすべ
てＶＤＤレベルが供給されており、入力情報に従ったｖ
ＤＤまたはＧＮＤの信号レベルが、第１図の例において
は、ブリチャーチジ期間中にＮＭＯ８１９のソース点ま
で達していることになる。

このように、Ａ点が電源電位ＶＤＤにプリチャージされ
て、クロック信号がシフト結果出力期間φ２となりプリ
チャージ信号が゛′０″レベルになルト、ＰＭＯ８２５
Ｌｔソノケー　上端子が’１”Ｌ／ベベルなり、ＰＭＯ
８２５は非導通状態となり、Ａ点のプリチャージ動作が
終了する。

また、プリチャージ信号が“０″レベルになると、アン
ドゲート３１の一方のインバータ２つに接続されている
入力端子は”“１”レベルとなり、アンドゲートの出力
は°゛１″１″レベル、ＮＭｏ３２７を介してＮＭｏ８
１９のゲート端子に供給される。ここでアンドゲートの
１”出力レベルが電源電位ＶＤＤとすると、この出力は
ＮＭｏ３２７を介してＮＭＯ８１９のゲート端子に供給
されるために、ＮＭｏ８１９のゲート電位は、第３図（
ａ　）に示すように、アンドゲートの出力電位よりＮＭ
ｏ８２７のしきい値電圧ＶＴ＋　分だけ降下した（ＶＤ
　Ｄ　−ＶＴ　＋　）となる。

このような状態において、入力情報が゛１″レベルとし
て電源電位ＶＤＤの場合には、ＮＭｏ８１５．１７は、
そのゲート端子が電源電位Ｖｏ。

となり導通状態になっているために、ＮＭｏ８１９のソ
ース電位は、ＮＭＯ８１５，１７のしきい値電圧をＶＴ
２とすると、第３図（ｂ）に示すように、Ａ点の電位（
電源電位ＶＤＤ）よりＮＭｏ８１５．１７のしきい値電
圧ＶＴ２分だけ降下した（ＶＤＤ−ＶＴ２　”）　とな
る。ココで、ＮＭｏ８１９のソース電位とゲート電位を
ほぼ同程度とすると、すなわち、ＮＭｏ８２７のしきい
値電圧ＶＴ１とＮＭｏ５１７のしきい値Ｔｔ　圧Ｖ　Ｔ
　２　（！：を同程度に設定すれば、ＮＭｏ８１９はカ
ットオフ状態となる。

この状態で、ＮＭＯ８１９のソース電位は（Ｖｏｏ−Ｖ
Ｔ２）となッテオリ、ＮＭｏ５１９のゲート電位はソー
ス電位と同じになっている。なぜならＶＴＩ＝ＶＴ２で
あるからである。従って、ＮＭｏ８１９はカットオフ状
態となるが、Ａ点の電位はプリチャージ終了後にあって
も電源電位ＶＤＤを保持しているために、“１″レベル
の入力情報は、見かけ上電源電位ｖＤＤとして出力端に
出力されたことになる。

一方、入力情報が″゛ＯＯパレベルてグランド電位の場
合には、シフト信号８４．Ｓ２が電源電位ＶＤＤである
ので、ＮＭｏ３１５．１７は導通状態となる。これによ
り、ＮＭＯ８１９のソース電位はグランド電位となり、
ＮＭＯ８１９のゲート電位が（ＶＤＤ−ＶＴ！　　）で
あるので、ＮＭｏ８１９は導通状態となる。これにより
、Ａ点の電位は、第３図（Ｃ）に示すように、電源電位
Ｖｏｏからグランド電位に降下して、出力端はグランド
電位となり、“０″レベルの入力情報が出力端に伝達さ
れたことになる。なお、９０″レベルの伝達はセレクタ
素子がＮＭＯ’Ｓなので確実に“°Ｏ″レベル電位すな
わちＧＮＤｉ位が伝わる。

このように、１１１１１レベルの入力情報は、プリチャ
ージ電位を出力端に出力することにより、また、ＩＩ　
ＯＩＴレベルの入力情報は、プリチャージ電位をグラン
ド電位に降下させることにより、入力情報を出力端に伝
達するようにしたので、出力端には十分な“１″レベル
及び“０”レベルが出力されるようになる。このため、
入力情報を出力端から受ける側の回路のしきい値電圧を
低めに設定する必要はな（なる。

また、セレクタをＮＭＯ８単体で構成しているので、Ｃ
ＭＯ８形式でセレクタを構成した場合に比ベセレクタの
素子数はかなり少なくなる。このため、ＩＣ化した場合
には、チップサイズの縮小化に寄与することが可能とな
り、ＩＣ化に好適な構成となっている。

［発明の効果］以上説明したように、この発明によれば、４１１　Ｉ＋
レベルの入ノｊ情報は、そのシフト出力を予め電源電位
にプリチャージされた出力端の電位とすることにより、
また、゛′０°°レベルの入力情報は、出力端の電源電
位をグランド電位に降下させることにより、入力情報を
出力端に伝達するようにしたので、回路構成を大型化す
ることなく、出力端には十分な“ＯＮレベル及び“１″
レベルが出力されるようになり、シフトされた入力情報
を受ける側の回路の応答速度を向上させることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るバレルシフタにおけ
るセレクタ回路の一部構成を示す図であり、第２図は第
１図の動作タイミング図であり、第３図（ａ　）〜第３
図（Ｃ）は第１図の動作波形図であり、第４図はバレル
シフタの一従来例を示す構成図であり、第５図及び第７
図はＮＭＯ８をや用いセレクタ部の構成図であり、第６図及び第９図はＣ
ＭＯＳ型式を用いたセレクタ部の構成図であり、第８図
は第７図の入出力特性を示す図である。（図の主要な部分を表わす符号の説明）１５．１７．１
９＝・ＮＭＯＳ２１・・・プリチャージ回路 ′代理人弁理士三好保男第８図（ａ）第８図（ｂ）トープリチャージ期間−Ｈ第３図（Ｃ）シフト信号　　　シフト信号第５図第７図

Claims

【特許請求の範囲】

入力情報を入力端と出力端との間に直列接続された複数
のＮチャンネルＭＯＳトランジスタを介して所定量シフ
トさせて出力端に供給するバレルシフタにして、前記出
力端をシフト動作が行われる前に予め電源電位にプリチ
ャージしておくプリチャージ手段と、入力情報のシフト
動作時に出力端側にドレイン端子が接続された前記Ｎチ
ャンネルＭＯＳトランジスタのゲート端子に、“１”レ
ベルの入力情報が前記出力端に出力される際の前記Ｎチ
ャンネルＭＯＳトランジスタのソース電位と同電位を供
給する手段とを有することを特徴とするバレルシフタ。