JPH087668B2

JPH087668B2 - ダイナミックバレルシフタ

Info

Publication number: JPH087668B2
Application number: JP2026153A
Authority: JP
Inventors: 恒昭工藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-07
Filing date: 1990-02-07
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: DE69025393D1; KR940009964B1; US5130941A; DE69025393T2; KR910016007A; EP0445415B1; EP0445415A1; JPH03231324A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はプリチャージ方式を用いたダイナミックバレ
ルシフタに係わり、特に低消費電力かつ高速動作可能な
ダイナミックバレルシフタに関する。

（従来の技術）近年、パラレルデータを入力し所定の方向へ所定のビ
ット数だけ自在にシフトし、このシフトされたデータを
パラレルに出力するダイナミックバレルシフタが高位マ
イクロプロセッサに用いられるようになってきた。

第２図に従来の４ビットダイナミックバレルシフタの
ハードウェアの一構成例を示す。

図示のように、４ビットダイナミックバレルシフタ１
は、４ビットからなるデータを形成する各２進符号D0乃
至D3を入力するクロックドインバータ2a乃至2dと、並列
入力された２進符号系列からなるデータに対し２ビット
シフトを行うか否かの選択をする第１セレクタ部３と、
該セレクタ部３の出力側のデータ伝播路にクロック信号
に同期して予めチャージを行うプリチャージ回路４と、
上記データ伝播路を伝播したデータに対し１ビットシフ
トを行うか否かの選択をする第２セレクタ部５と、該セ
レクタ部５から出力されるシフトデータを形成する各２
進符号を再度ドライブし並列出力する出力インバータ6a
乃至6hとを備える。

ここで、クロックドインバータ2a乃至2dは、インバー
タ７で“H"レベルに反転されたクロック信号に同期して
入力データの各２進符号を反転すると共にドライブす
る。

第１セレクタ部３は、シフトコントロール信号S1のラ
インをゲート側に接続したＮチャネルMOS型電界効果ト
ランジスタ（以下Nchと呼ぶ。）8a乃至8fと、シフトコ
ントロール信号S1をインバータ９で反転した信号のライ
ンをゲート側に接続したNch10a乃至10fから構成され
る。そして、各Nchのソース側とドレイン側はゲート信
号の“H"レベルに同期して導通する。

第２セレクタ部５は、シフトコントロール信号S2のラ
インをゲート側に接続したNch11a乃至11gと、シフトコ
ントロール信号S2をインバータ12で反転した信号のライ
ンをゲート側に接続したNch13a乃至13gとから構成され
る。そして、第１セレクタ部３と同様に各Nchはゲート
信号の“H"レベルに同期し導通する。

プリチャージ回路４は電源とデータ伝播路の間に介在
して所定の正電圧をデータ伝播路にチャージするNch14a
乃至14fから構成される。

以上の構成において、第３図のタイミングチャートに
示すように、４ビットダイナミックバレルシフタ１では
クロック信号が“H"レベルになったとき（時刻t₀）、プ
リチャージ回路４がデータ伝播路に電源電圧の電位より
低い所定の正電圧を所定のプリチャージ時間（t₃−t₀）
印加する。即ち、第１セレクタ部３及び第２セレクタ部
５が“H"レベル（正電位）に初期設定され、出力符号OU
T0乃至OUT6は出力インバータ6a乃至6hに反転されて“L"
レベル（零電位）に設定される。

また、上記のプリチャージ時間内に入力データが準備
される（時刻t₁）。さらに、上記プリチャージ時間内に
シフトコントロール信号S1、S2が入力データを所定のビ
ット数シフトするため“H"レベルあるいは“L"レベルに
調整され（時刻t₂）、後述するように入力されるデータ
に対するシフトすべきビット数が設定される。

次いで、クロック信号が“L"レベルになったとき（時
刻t₃）、インバータ７で“H"レベルに反転されたクロッ
ク信号に同期してクロックドインバータ2a乃至2dから２
進符号が反転され並列入力される。

この２進符号系列からなるデータは、第１セレクタ部
３でシフトコントロール信号S1が“H"レベルである場合
Nch8a乃至8fが導通するので、Nch8c乃至8fを伝播する。
即ち、上記データは図において左へ２ビットに相当する
分だけシフトされる。

上記信号S1が“L"レベルである場合、上記信号S1はイ
ンバータ９で“H"レベルに反転されるのでNch10a乃至10
fが導通し、上記データはNch10a乃至10dを伝播する。即
ち、上記データはシフトされない。

このように第１セレクタ部３を伝播したデータは第２
セレクタ部５で第１セレクタ部３と同様にシフトをする
か否かを再度選択する。

例えば、シフトコントロール信号S2が“H"レベルであ
る場合、Nch11a乃至11gが導通し、上記データはNch11b
乃至11gを伝播する。即ち、上記データは図において左
へ１ビットシフトされる。

上記信号S2が“L"レベルである場合、上記信号S2はイ
ンバータ12で“H"レベルに反転されるのでNch13a乃至13
gが導通し、上記データはNch13a乃至13fを伝播する。即
ち、上記データはシフトされない。

次いで、第２セレクタ部５を伝播したデータは、この
データを形成する２進符号ごとに出力インバータ6a乃至
6gでドライブされ出力符号OUT0乃至OUT6として出力され
る（時刻t₄）。

なお、Nch8a,8b、10e、10f、11a、13gは導通した場合
クロック信号が入出力される。また、出力インバータ6h
では常にクロック信号が入出力される。

以上の２進符号系列からなるデータのシフト結果を第
４図に示す。

図示するように、４ビットの入力データを形成する２
進符号D0乃至D3に対する出力符号OUT0乃至OUT7をOUT0か
らOUT3までの出力符号を出力する４ビットの出力部Ｉ
と、OUT4からOUT7までの出力符号を出力する４ビットの
出力部IIに分けて検出する。

すると、出力部Ｉでは左方向のシフトが示され、シフ
トされるビット数は０から３まで変化する。また、出力
部IIでは右方向のシフトが示され、シフトされるビット
数は１から４まで変化する。

換言すれば、４ビットダイナミックバレルシフタ１
は、４ビットからなるデータに対しシフトコントロール
信号S1及びS2を操作することにより、考えられ得る全て
の種類のシフトを自在に行うことができる。

次に、上記の２進符号の伝播路の電位の変化に関して
説明する。

例えば、入力符号が“H"レベルである場合、上記入力
符号はクロックドインバータ2a乃至2dで“L"レベルに反
転される。それで、上記入力符号の伝播経路に予めチャ
ージされた電力は、上記入力符号を出力すべく選定され
た出力インバータの入力側を含め放電される。そして、
所定の正電位にあるデータ伝播路が放電により出力イン
バータ6a乃至6hのスレッショルド電圧（一般に、電源電
圧VDDの半分）を下回ると、選定された出力インバータ
は伝播する２進符号が“L"レベルであると感知し出力符
号を“H"レベルに切り替える。これは、２進符号からな
るデータをシフト処理するための所要時間は、放電開始
後スレッショルド電圧を下回るまでの放電時間であるこ
とを意味する。

一方、入力符号が“L"レベル（零電位）である場合、
クロックドインバータ2a乃至2dにより上記入力符号は
“H"レベル（正電位）に反転される。それで、上記入力
符号の伝播経路に予めチャージされた電力は保持され、
選定された出力インバータの入力側の正電位は変化しな
い。即ち、出力符号は“L"レベルに維持されるので、２
進符号からなるデータをシフト処理するための所要時間
は実質ほぼ零であることを意味する。

従って、データ伝播路にプリチャージを行うダイナミ
ックバレルシフタでは、“L"レベルの入力符号に対し、
処理時間はほぼ零であるので大幅にデータ処理の高速化
が計れる。

また、Nchのバックゲート効果を利用し正のプリチャ
ージ電圧を電源電圧VDD（ここでは5Vと仮定する。）よ
り低い電位VDD−Vth（Vthはバックゲート効果による電
圧降下分で、1.7V程度である。）に押さえるので、電源
電圧VDDに等しい電位までプリチャージする場合と比較
すると、スレッショルド電圧を下回るまでの放電時間が
少ない。即ち、“H"レベルの入力符号に対する処理時間
が少なくなるので、更にデータ処理の高速化が計れる。

さらに、上記バックゲート効果により、放電による消
費電力を下げることができ経済的である。

ところが、上記のダイナミックバレルシフタでは、
“H"レベルの２進符号の電位VDD−Vthと出力インバータ
6a乃至6hのスレッショルド電圧との電位差が小さいの
で、出力インバータ6a乃至6hでの動作マージンは少な
く、出力インバータ6a乃至6hにおいてチャージシェア及
びノイズ並びにカップリングなどにより誤動作を生ずる
ことが多々あった。

そこで、第５図（ａ）に示されるように第２セレクタ
部５のNch、例えばNch11a、13aが構成するトランスファ
ーゲートをパストランジスタに代えた方式が用いられて
いる。

例えば、パストランジスタは第５図（ｂ）に示すよう
に、Nch11a、13aにそれぞれＰチャネルMOS型電界効果ト
ランジスタ（以下Pchと呼ぶ。）を抱き合わせ、Nch及び
Pchを並列に接続してなる接続体を更に並列接続した回
路から構成される。

上記方式では、Nchに生ずるバックゲート効果の影響
がPchにより排除され、第２セレクタ部５から出力イン
バータ6a乃至6hへ出力される“H"レベルの２進符号の電
位は電源電圧VDDに等しくなり、充分な動作マージンを
得ることができる。

しかし、上記のパストランジスタ方式では第２セレク
タ部５のトランジスタ数が倍増し、ダイナミックバレル
シフタのサイズが大幅に大きくなってしまう。そこで、
第２セレクタ部５のNchをPchに交換する方式が考えられ
るが、Pchだけである場合Nchと比較して放電能力が劣り
動作時間が遅くなってしまう。

また、電源電圧VDDと出力インバータ6a乃至6hのスレ
ッショルド電圧の電位差が大きくなるため、スレッショ
ルド電圧に低下するまでの放電時間が長くなり、“H"レ
ベルの入力符号に対する処理時間が増大することにな
る。

（発明が解決しようとする課題）上記の如く、Nchのバックゲート効果を利用したダイ
ナミックバレルシフタにおいては、出力インバータでの
動作マージンが少なく、出力インバータが誤動作を生ず
る問題があった。

また、第２セレクタ部５をパストランジスタで構成す
ることにより、上記動作マージンを充分に確保すること
ができるが、この場合、ダイナミックバレルシフタのサ
イズが大幅に大きくなってしまうという問題があった。
更に、“H"レベルの入力符号に対する処理時間が増大し
てしまうという問題もあった。

そこで、本発明は上記従来技術の問題点を解消するも
ので、その目的とするところは、チャージシェア及びノ
イズ並びにカップリングなどにより誤動作を生ずること
なく従来と同様に高速動作が可能であり、かつ大幅にサ
イズが大きくなること無く消費電力が少なくて済むダイ
ナミックバレルシフタを提供することである。

［発明の構成］（課題を解決するための手段）上記課題を解決するために本発明によるダイナミック
バレルシフタは、選択的にシフトすべき高電圧レベル及
び低電圧レベルからなる入力信号を入力し、クロック信
号に同期してその反転信号を出力する入出力クロックド
インバータと、前記インバータに接続され、シフトコン
トロール信号に応じて選択的に前記反転信号のシフト動
作を行う複数のセレクタと、前記セレクタに接続され選
択的にシフト動作が行われた前記反転信号を出力する出
力回路とを備え、前記セレクタの少なくとも１つの入力
側は、第１のスイッチング素子を介して前記高電圧レベ
ルに接続され、前記第１のスイッチング素子は前記クロ
ック信号に同期して前記入力用クロックドインバータと
は逆相で開閉動作を行い、前記出力回路の入力側は、第
２のスイッチング素子を介して前記高電圧レベルに接続
され、前記第２のスイッチング素子は前記クロック信号
に同期して前記入力用クロックドインバータとは逆相で
開閉動作を行い、前記第１のスイッチング素子は、前記
第１の電圧レベルの一方がゲートに入力した時にオンす
るＮ型の電界効果トランジスタであり、前記第２のスイ
ッチング素子は、前記第２の電圧レベルの他方がゲート
に入力した時にオンするＰ型の電界効果トランジスタで
あることを特徴とする。

（作用）本発明のダイナミックバレルシフタでは、データの入
力に先立ち、バックゲート効果が生じる第１導電制御体
（例えばＮチャネルトランジスタ）から構成される第１
電源電圧印加回路が、電源電圧（例えば正電圧）より低
い電位をデータシフト部に印加し“H"レベル（正電位）
に初期設定する。また、バックゲート効果の生じない第
２導電制御体（例えばＰチャネルトランジスタ）から構
成される第２電源電圧印加回路が、上記電源電圧に等し
い電位をシフトデータ出力部の入力側に印加し“H"レベ
ル（正電位）に初期設定する。

このとき、シフトデータ出力部ではセンスインバータ
が上記“H"レベルを反転した“L"レベル（零電位）の２
進符号を出力する。

次いで、並列入力されたデータがデータシフト部内を
伝播し所定のビット数シフトされる。

ここで、データシフト部内でシフトされるデータを形
成する２進符号が“H"レベル（正電位）である場合、シ
フトデータ出力部の入力側のデータ伝播路の電位は電源
電圧に等しい正電位に保持される。それで、上記伝播し
た２進符号は電源電圧に等しい正電位を有するので、シ
フトデータ出力部のセンスインバータはレベル切り替え
動作をすることなく“L"レベルを出力し続ける。

即ち、上記２進符号に対するシフト処理に要する時間
は実質ほぼ零であることを意味する。

また、上記シフトされるデータを形成する２進符号が
“L"レベル（零電位）である場合、シフトデータ出力部
の入力側のデータ伝播路の電源電圧に等しい正電位は放
電により低下する。そして、上記データ伝播路の電位が
シフトデータ出力部のセンスインバータのスレッショル
ド電圧を下回った時、センスインバータは伝播する２進
符号が“L"レベルであると感知しレベル切り替え動作を
行い“H"レベルを出力する。

即ち、上記２進符号に対するシフト処理に要する時間
は、シフトデータ出力部の入力側のデータ伝播路の電源
電圧に等しい正電位がセンスインバータのスレッショル
ド電圧を下回るまでの放電時間になることを意味する。

従って、データシフト部のデータ伝播路はバックゲー
ト効果を利用して電源電圧より低い電位にチャージした
ので、電源電圧に等しい電位にまでチャージする場合と
比較して経済的である。

また、シフトデータ出力部の入力側のデータ伝播路は
バックゲート効果の影響を受けることなく電源電圧に等
しい電位にまでチャージされたので、シフトデータ出力
部にて充分な動作マージンを得ることができる。また、
上記動作マージンが充分に確保される条件内でセンスイ
ンバータのスレッショルド電圧を電源電圧の半分よりも
高い電位に設定することにより、従来と同程度に上記放
電時間を維持することができる。

さらに、シフトデータ出力部の入力側のデータ伝播路
に限定して電源電圧に等しい正電位がチャージされるの
で、放電による消費電力の増加は最小限に押さえられ
る。

（実施例）以下本発明の実施例を図面を参照して説明する。

第１図は一実施例に係わるダイナミックバレルシフタ
のハードウェアの構成図である。

図示するように、本実施例のダイナミックバレルシフ
タ21は、第２図に示した従来の４ビットダイナミックバ
レルシフタ１と同様に、クロックドインバータ2a乃至2d
と，第１セレクタ部３内のNch8a乃至8f及びNch10a乃至1
0fと、プリチャージ回路４内のNch14a乃至14fと、第２
セレクタ部５内のNch11a乃至11g及びNch13a乃至13gと、
インバータ７、912を備え、更に本実施例では第２図に
示した出力インバータ6a乃至6hに代えてセンスインバー
タ22a乃至22hと、該インバータ22a乃至22hの入力側のデ
ータ伝播路にクロック信号に同期して予めチャージを行
うPchプリチャージ回路23を備えて構成される。

ここで、Pchプリチャージ回路23は電源とデータ伝播
路の間のPch24a乃至24gを介して電源電圧VDDをデータ伝
播路に印加する。

また、センスインバータ22a乃至22hはスレッショルド
電圧を電源電圧VDDの半分より高めに設定したインバー
タである。

以上の構成において、ダイナミックバレルシフタ21は
クロック信号が“H"レベルになったとき、PchからなるP
chプリチャージ回路23はインバータ７で“L"レベルに反
転されたクロック信号に同期してセンスインバータ22a
乃至22hの入力側のデータ伝播路に電源電圧に等しい正
電位を予めチャージする。

即ち、センスインバータ22a乃至22hの入力側が“H"レ
ベルに初期設定され、出力符号OUT0乃至OUT6はセンスイ
ンバータ22a乃至22hに反転されて“L"レベルに設定され
る。

また、従来の４ビットダイナミックバレルシフタ１と
同様にプリチャージ回路４は第１セレクタ部３及び第２
セレクタ部５を電源電圧より低い正電位に予めチャージ
し“H"レベルに初期設定する。

次いで、従来と同様に第３図に示したタイミングチャ
ートに従って２進符号D0乃至D3からなる入力データが第
１セレクタ部３及び第２セレクタ部５でシフトされ、第
４図に示した従来例と同様なシフト結果が得られる。

ここで、上記シフトされたデータを形成する２進符号
が“H"レベルである場合（即ち、入力符号は“L"レベル
である。）、上記２進符号の伝播路に予めチャージされ
た電力は保持され、上記２進符号を出力すべく選定され
たセンスインバータの入力側の正電位は変化しない。

即ち、出力符号は“L"レベルに維持され、上記２進符
号の処理時間は実質ほぼ零になる。

一方、上記シフトされたデータを形成する２進符号が
“L"レベルである場合（即ち、入力符号は“H"レベルで
ある。）、上記２進符号の伝播路に予め電源電圧に等し
い電位にまでチャージされた電力は放電される。そし
て、上記伝播路の電位がセンスインバータ22a乃至22hの
スレッショルド電圧を下回ると、選定されたセンスイン
バータ22a乃至22hは伝播する２進符号を“L"レベルであ
ると感知し出力符号を“H"レベルに切り替える。

即ち、電源電圧に等しい電位からセンスインバータ22
a乃至22hのスレッショルド電圧まで要した放電時間がデ
ータを形成する２進符号に対する処理時間になる。

従って、本実施例のダイナミックバレルシフタではセ
ンスインバータの入力側のデータ伝播路をバックゲート
効果の生じないPchを用い電源電圧に等しい正電位にま
で予めチャージしたので、シフトデータ出力部にて充分
な動作マージンが得られ、チャージシェア及びノイズ並
びにカップリングなどによる誤動作を防ぐことができ
る。また、上記動作マージンが充分に確保される条件内
でセンスインバータのスレッショルド電圧を電源電圧の
半分よりも高い電位に設定することにより、従来と同程
度に上記放電時間を維持することができる。即ち、“H"
レベルの入力符号に対する高速動作を保つことができ
る。

また、Pchを用いて電源電圧に等しい正電位にまで予
めチャージする領域をセンスインバータの入力側のデー
タ伝播路に限定したので、放電による電力消費を最小限
に押さえることができる。

さらに、第２セレクト部５をパストランジスタに代え
ることなく、センスインバータの入力側のデータ伝播路
にPchを介すのみで電源電圧に等しい正電位をチャージ
したので、サイズの増加は最小限に押さえることができ
る。

更にまた、シフトデータ出力部の入力側のデータ伝播
路で従来と比較して高い電位間での放電が行われるの
で、放電スピードが早くなる。即ち、従来と同じ動作マ
ージンでもデータの処理速度は速くなる。

以上のダイナミックバレルシフタでは各センスインバ
ータごとにPchを設けたが、センスインバータの入力側
のデータ伝播路に予めチャージするタイミングは同じで
あるので、１個のPchのみを用い、各センスインバータ
の入力側のデータ伝播路に予めチャージするようにして
も良い。また、上記の１個で代用するPchにおいては、
プリチャージするための負荷が増大するため、プリチャ
ージ能力の大きい大容量のPchを用い、チャージ時間の
増加を押さえるようにしても良い。

また、本実施例ではプリチャージ回路４を併用した
が、Pchプリチャージ回路23のみでもプリチャージ時間
が若干長くなるだけであるので、必ずしもプリチャージ
回路４を併用する必要はない。

さらに、本実施例では正電位に予めチャージしたが、
負電位に予めチャージしても良い。この場合、入力する
“H"レベルの符号を零電位とし、“L"レベルの符号を負
電位にする。そして、“L"レベルの符号が力するときダ
イナミックバレルシフタは放電を行う。

本発明は、上記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。

［発明の効果］以上説明したように本発明によれば、２進符号系列か
らなるデータを並列入力するデータ入力部と、該入力部
で入力されたデータを所定のビット数シフトするデータ
シフト部と、該シフト部でシフトされたデータを並列出
力するシフトデータ出力部と、前記データの入力に先立
ち予め前記データシフト部及び前記シフトデータ出力部
のデータ伝播路をチャージするプリチャージ部とを備え
たダイナミックバレルシフタにおいて、前記プリチャー
ジ部は、電源から第１導電制御体を介して前記データシ
フト部のデータ伝播路に電源電圧より低い電位を印加す
る第１電源電圧印加回路と、電源から第２導電制御体を
介して前記シフトデータ出力部の入力側のデータ伝播路
に電源電圧に等しい電位を印加する第２電源電圧印加回
路とを備え、前記シフトデータ出力部はスレッショルド
電圧が電源電圧の半分より高く設定されたセンスインバ
ータを前記シフトデータを形成する２進符号の伝播路ご
とに設けたので、入力データをシフトして出力するとき
バックゲート効果の影響を受けることなく動作マージン
を充分に得ることができ、チャージシェア及びノイズ並
びにカップリングなどにより誤動作を生ずることなく従
来と同様に高速動作が可能であり、かつ大幅にサイズが
大きくなること無く、また消費電力が少なくて済み経済
的である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるダイナミックバレル
シフタのハードウェアの構成図、第２図乃至第５図は従来技術を示し、第２図はハードウェアの構成図、第３図は第１図及び第２図に示すダイナミックバレルシ
フタの動作を示すタイミングチャート、第４図は第１図及び第２図に示すダイナミックバレルシ
フタにおける入力符号のシフト結果の説明図、第５図（ａ）は第２図に示すダイナミックバレルシフタ
に用いられるNchのトランスファーゲートの構成図、第５図（ｂ）はデータ伝播路を電源電位までプリチャー
ジする場合のパストランジスタの構成図である。 2a乃至2d……クロックドインバータ３……第１セレクタ部、４……プリチャージ回路５……第２セレクタ部 6a乃至6h……出力インバータ 22a乃至22h……センスインバータ 23……Pchプリチャージ回路 24a乃至24g……ＰチャネルMOS型FETトランジスタ

Claims

【特許請求の範囲】

【請求項１】選択的にシフトすべき高電圧レベル及び低
電圧レベルからなる入力信号を入力し、クロック信号に
同期してその反転信号を出力する入力用クロックドイン
バータと、前記インバータに接続され、シフトコントロ
ール信号に応じて選択的に前記反転信号のシフト動作を
行う複数のセレクタと、前記セレクタに接続され選択的
にシフト動作が行われた前記反転信号を出力する出力回
路とを備え、前記セレクタの少なくとも１つの入力側
は、第１のスイッチング素子を介して前記高電圧レベル
に接続され、前記第１のスイッチング素子は前記クロッ
ク信号に同期して前記入力用クロックドインバータとは
逆相で開閉動作を行い、前記出力回路の入力側は、第２
のスイッチング素子を介して前記高電圧レベルに接続さ
れ、前記第２のスイッチング素子は前記クロック信号に
同期して前記入力用クロックドインバータとは逆相で開
閉動作を行い、前記第１のスイッチング素子は、前記第
１の電圧レベルの一方がゲートに入力した時にオンする
Ｎ型の電界効果トランジスタであり、前記第２のスイッ
チング素子は、前記第２の電圧レベルの他方がゲートに
入力した時にオンするＰ型の電界効果トランジスタであ
るダイナミックバレルシフタ。