DE69025393T2

DE69025393T2 - Dynamisches Datenschieberegister

Info

Publication number: DE69025393T2
Application number: DE69025393T
Authority: DE
Inventors: Tsuneaki Kudou
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-02-07
Filing date: 1990-12-20
Publication date: 1996-08-01
Anticipated expiration: 2010-12-21
Also published as: DE69025393D1; KR940009964B1; US5130941A; KR910016007A; EP0445415B1; JPH087668B2; EP0445415A1; JPH03231324A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein dynamisches Datenschieberegister (dynamic barrel shifter) eines Vorladeverfahrens und insbesondere ein dynamisches Datenschieberegister mit einem niedrigen Energieverbrauch, das einen Hochgeschwindigkeitsbetrieb ausführen kann.

2. Beschreibung des Standes der Technik

Seit kurzem wird in einem Hochleistungsmikroprozessor ein dynamisches Datenschieberegister (ein Beispiel davon ist aus der DE-A-35 13 473 bekannt) verwendet, welches Daten parallel empfangen kann, die Daten in eine vorgegebene Richtung um eine vorgegebene Anzahl von Bits verschieben und diese parallel ausgeben kann.
Figur 1 zeigt ein Beispiel eines Aufbaus der Hardware eines herkömmlichen dynamischen 4-Bit-Datenschieberegisters.
Wie in der Zeichnung dargestellt, umfaßt das dynamische 4- Bit-Datenschieberegister 1 getaktete Inverter 2a bis 2d zum jeweiligen Empfangen von Binärcodes D0 bis D3, die einen Vier-Bit-Datenwert bilden, einen ersten Wählerabschnitt 3 zum Auswählen, ob der Datenwert um 2 Bit in die in der Zeichnung definierte Richtung nach links verschoben wird, nachdem der Datenwert invertiert wird und durch die getakteten Inverter 2a bis 2d angesteuert und parallel ausgegeben wird, eine Vorladeschaltung 4 zum Ausführen einer Vorladung synchronisiert mit einem Taktsignal an Knoten N1 - N6, die sich jeweils auf der Ausgangsseite des Wählers 3 befinden, einen zweiten Wählerabschnitt 5 zum Auswählen, ob der durch die obigen Datenübertragungsrouten gesendete Datenwert um ein Bit in die in der Zeichnung definierte Richtung nach links verschoben wird und Ausgangsinverter 6a bis 6h zum Invertierten und Ansteuern eines von dem Wählerabschnitt 5 bereitgestellten Datenwerts, um sie parallel auszugeben.
Wenn das Taktsignal sich in der genannten Zeichnung auf dem L-Pegel befindet, dann geben die getakteten Inverter 2a bis 2d jeweils Ausgangsbinärcodes als Empfangsdaten an den ersten Wählerabschnitt 3 unter Steuerung des Taktsignals, welches auf den H-Pegel durch einen Inverter 7 invertiert wird, aus.
Der erste Wählerabschnitt umfaßt hingegen 3 N-Kanal-MQS-Typ- FET-Transistoren (nachstehend als Nch bezeichnet) 8a - 8f zum Empfang eines Schiebesteuersignals S1 durch jedes Gate davon und andere Nch 10a bis 10f zum Empfang eines durch Invertierung des Schiebesteuersignals S1 durch einen Inverter 9 erhaltenen Signals durch jedes Gate davon. Wenn das an jedem Gate der Nch bereitgestellte Signal sich auf dem H- Pegel befindet, wird jeder Pfad zwischen der Source und der Drain leitend.
Ferner umfaßt der zweite Wählerabschnitt 5 Nch 11a bis 11g zum Empfang eines Schiebesteuersignals S2 durch jedes Gate davon und andere Nch 13a bis 13g zum Empfang eines durch Invertierung des Schiebesteuersignals S2 durch einen Inverter 12 empfangenen Signals durch jedes Gate davon. Annlich wie beim ersten Wählerabschnitt 3 wird jeder Pfad zwischen der Source und der Drain leitend, wenn sich das an jedem Gate des Nch bereitgestellte Signal auf dem H-Pegel befindet.
Die Vorladeschaltung 4 umfaßt Nch 14a bis 14f zum Ausführen einer Ladung der Knoten N1 bis N6 auf einen festen positiven Spannungswert und die Nch 14a bis 14f sind zwischen einer Energiequelle VDD und die Knoten N1 bis N6 positioniert.
Wenn in dem voranstehend erwähnten Aufbau sich das Taktsignal auf dem H-Pegel befindet, wie in Figur 2 gezeigt (Zeit t0), kann ein Datenwert nicht in das dynamische Datenschieberegister 1 aufgenommen werden, da die getakteten Inverter 2a bis 2d durch das Taktsignal gesteuert werden, welches durch den Inverter 7 auf den L-Pegel invertiert ist. In einem derartigen Zustand wird durch die Vorladeschaltung 4 eine positive Spannung für eine vorgegebene Vorladeperiode (t3 - t0) bei einem festen Pegel, der kleiner als das Potential der Energiequellenspannung ist, an die Knoten N1 bis N6 angelegt und Leitungen, auf denen Daten übertragen werden (nachstehend als Datenübertragungsrouten bezeichnet) und die in dem ersten Wählerabschnitt 3 und dem zweiten Wählerabschnitt 5 vorgesehen sind, werden anfänglich auf den H-Pegel (positives Potential) gesetzt. In diesem Fall werden Ausgangscodes AUS0 bis AUS7 jeweils durch die Ausgangsinverter 6a bis 6h invertiert und auf den L-Pegel (Null-Potential) gesetzt.
Während der Vorladezeit wird das Potential des Eingangsdatenwerts gesetzt (Zeit t1) und die Schiebesteuersignale S1, S2 werden unabhängig auf den H-Pegel oder L-Pegel gesetzt (Zeit t2), und dann wird eine Vorbereitung zum Verschieben des Eingangsdatenwerts um eine vorgegeben Anzahl von Bits ausgeführt.
Wenn als nächstes das Taktsignal auf den L-Pegel geändert wird (Zeit t3), dann werden die Binärcodes D0 bis D3 jeweils invertiert und durch die getakteten Inverter 2a bis 2d parallel unter der Steuerung des Taktsignals, welches durch den Inverter 7 auf den H-Pegel invertiert ist, empfangen.
Dann werden Daten, bestehend aus den Binärcodes D0 bis D3, jeweils durch den Nch 8c bis 8f übertragen, da die jeweiligen Nch 8a bis 8f leitend werden, wenn sich das Schiebesteuersignal S1 in dem ersten Wählerabschnitt 3 auf dem H-Pegel befindet. Das heißt, der Datenwert wird um zwei Bit in die in der Zeichnung definierten Richtung nach links verschoben.
Wenn sich das Signal S1 auf dem L-Pegel befindet, befinden sich demgegenüber die Nch 10a bis 10f in einem Leitungszustand, da das Signal 1 durch den Inverter 9 in den H-Pegel invertiert wird, so daß der Datenwert durch die Nch 10a und 10f übertragen wird. Das heißt, der Datenwert wird in diesem Fall nicht verschoben.
Dann wird der Datenwert an dem zweiten Wählerabschnitt 5 bereitgestellt, wo eine Auswahl getroffen wird, ob der Datenwert verschoben wird oder nicht. Wenn sich beispielsweise das Schiebesteuersignal S2 auf dem H-Pegel befindet, wird der Datenwert durch die Nch 11a bis 11g übertragen. Das heißt, der Datenwert wird um ein Bit in die Linksrichtung in der Zeichnung verschoben.
Wenn sich andererseits das Signal auf dem L-Pegel befindet, wird der Datenwert durch die leidenden Nch 13a bis 13g übertragen, da das Signal S2 durch den Inverter 12 auf den H- Pegel invertiert wird. Das heißt, der Datenwert wird nicht verschoben.
Dann wird der Datenwert durch den zweiten Wähler 5 übertragen. Danach werden die Binärcodes D0 bis D3, die den Datenwert bilden, jeweils durch die Ausgangsinverter 6a bis 6g weiter angesteuert, um als die Ausgangscodes AUS0 bis AUS7 (Zeit t4) ausgegeben werden.
Figur 3 zeigt das Ergebnis der Verschiebung des Datenwerts.
Wenn wie in Figur 3 gezeigt, wenn die Ausgangscodes AUS0 bis AUS7 entsprechend der Binärcodes D0 bis D3 zum Bilden des aus vier Bit bestehenden Eingangsdatenwerts erfaßt werden, werden diese Codes in einen Ausgangsabschnitt 1 von 4 Bit zum Ausgeben der Ausgangscodes von AUS0 bis AUS3 und einen anderen Ausgangsabschnitt II mit 4 Bit zum Ausgeben der Ausgangscodes von AUS4 bis AUS7 aufgeteilt.
Durch Erfassen dieser Ausgangscodes, indem sie in den Ausgangsabschnitt I und den Ausgangsabschnitt II aufgeteilt werden, wird ein in der Linksrichtung verschobener Datenwert durch den Ausgangsabschnitt I bezeichnet und die Anzahl der verschobenen Bits wird zwischen 0 und 3 verändert. Während ein in der Rechtsrichtung verschobener Datenwert durch den Ausgangsabschnitt II bezeichnet wird und die Zahl der verschobenen Bits zwischen 1 und 4 verändert wird.
Mit anderen Worten kann das dynamische 4-Bit- Datenschieberegister 1 frei alle Arten von Datenverschiebungen ausführen, indem die Schiebesteuersignale S1 und S2 an dem aus 4 Bit gebildeten Datenwert gesteuert wird.
Als nächstes wird die elektrische Potentialänderung von Datenübertragungsrouten in dem Betriebsmodus des dynamischen Datenschieberegisters 1 erläutert.
Wenn beispielsweise die getakteten Inverter 2a bis 2d jeweils leitend sind und die Eingangscodes sich auf dem H-Pegel befinden, dann werden die Eingangscodes durch die getakteten Inverter 2a bis 2d jeweils auf den L-Pegel invertiert. Durch die Invertierung auf den L-Pegel wird sämtliche elektrische Energie, die an den Übertragungsrouten von Eingangscodes und den Eingangsseiten von Ausgangsinvertern 6a bis 6g, die mit den Übertragungsrouten verbunden sind, vorgeladen ist, entladen oder ausgegeben. Wenn dann durch die Entladung der Potentialpegel der Datenübertragungsrouten, die vorher auf einen vorgegebenen positiven Pegel vorgeladen sind, auf einen niedrigeren Wert als die Schwellspannung (allgemein eine Hälfte der Energieversorgungsspannung VDD) der Ausgangsinverter 6a bis 6g verkleinert wird, dann bestimmen die Ausgangsinverter 6a bis 6g jeweils, daß die zu übertragenden Binärcodes sich auf dem L-Pegel befinden und ändern dann den Pegel der Ausgangscodes in den H-Pegel. Das heißt, die zum Verschieben der Eingangscodes mit dem H-Pegel und zum Ausgeben benötigte Zeit ist die Zeit, die für die Entladung benötigt wird, bei der der Potentialpegel der Eingangscodes von dem H-Pegel auf eine kleineren Pegel als die Schwellspannung verkleinert wird.
Wenn sich andererseits die Eingangscodes auf dem L-Pegel (0- Potential) befinden, werden die Eingangscodes durch die getakteten Inverter 2a bis 2d auf den H-Pegel (positives Potential) invertiert. In diesem Fall wird die elektrische Energie, die vorher an den Übertragungsrouten der
Eingangscodes vorgeladen wird, so gehalten wie sie ist, so daß das positive Potential auf den Eingangsseiten der jeweiligen Ausgangsinverter nicht verändert wird. Das heißt, da der Potentialpegel der Ausgangscodes auf dem L-Pegel gehalten wird, ist die zum Verschieben der Eingangscodes mit dem L-Pegel benötigte Zeit im wesentlichen Null.
Demzufolge kann in einem derartigen dynamischen Datenschieberegister zur Ausführung einer Vorladung der Datenübertragungsrouten der Datenprozeß sich schneller ausgeführt werden, als derjenige in Datenschieberegistern, bei denen die Vorladung nicht ausgeführt wird, da die zur Verarbeitung von Eingangscodes mit dem L-Pegel benötigte Zeit im wesentlichen Null ist.
Da ferner in dem in Figur 1 gezeigten dynamischen Datenschieberegister 1 die durch Verwendung des Rückgateeffekts von Nch erhaltene positive Vorladespannung auf einen Wert von VDD - Vth (Vth ist ein Spannungswert von ungefähr 1,7 V entsprechend einem Spannungsabfall durch den Rückgateeffekt), der niedriger als die Energiequellenspannung VDD (in diesem Fall auf 5V eingestellt) gesteuert werden kann, im Vergleich mit einem Fall, bei dem die Vorladespannung auf das gleiche Potential mit der Energiequellenspannung VDD gesteuert wird, kann die Zeit verkürzt werden, die zur Entladung benötigt wird, bei der die Vorladespannung auf eine kleineren Wert als die Schwellspannung (1/2VDD) verkleinert wird. Da nämlich die zur Verarbeitung von Eingangscodes des H-Pegels benötigte Zeit verkürzt werden kann, kann der Datenprozeß viel schneller ausgeführt werden.
Da jedoch in dem voranstehend erwähnten dynamischen Datenschieberegister die Differenz zwischen dem Potentialpegel VDD - Vth der Binärcodes des H-Pegels und der Schwellspannung (1/2 VDD) der Ausgangsinverter 6a bis 6h klein ist, ist ein Betriebsbereich der Ausgangsinverter 6a bis 6h so schmal, daß es wahrscheinlich ist, daß durch Ladungsteilung, Rauschen und Kopplung ein falscher Betrieb verursacht wird.
Um diesen Punkt zu verbessern, wird ein Verfahren, bei dem ein Transfergate aus einer Gruppe der Nch des zweiten Wählerabschnitts 5 gebildet ist, beispielsweise die Nch 11a und 13a wie in Figur 4a gezeigt, durch einen Weitergabetransistor ersetzt, wie in Figur 4b gezeigt.
Der Weitergabetransistor besteht nämlich aus einer Schaltung, bei der eine parallele Schaltung, die mit dem Nch 11a und einem P-Kanal MOS-Typ FET-Transistor (im folgenden als Pch bezeichnet) versehen ist, und eine andere parallele Schaltung, die mit dem Nch 13a und einem Pch versehen ist, parallel geschaltet sind.
Bei dem Verfahren unter Verwendung eines derartigen Weitergabetransistors, wird das elektrische Potential von Binärcodes des H-Pegels, die von dem zweiten Wählerabschnitt 5 an die Ausgangsinverter 6a bis 6h übertragen werden sollen, gleich zu der Energiequellenspannung VDD, so daß ein zufriedenstellender Betriebsbereich erhalten werden kann, da der Rückgateeffekt auf dem Nch durch den Pch eliminiert werden kann.
Allerdings wird in dem Weitergabetransistorverfahren die Anzahl von in dem zweiten Wählerabschnitt 5 enthaltenen Transistoren um eine Faktor 2 erhöht, wodurch die Größe des dynamischen Datenschieberegisters beträchtlich groß sein muß.
Deshalb wird auch ein anderes Verfahren in Erwägung gezogen, bei dem die Gruppe von in dem zweiten Wähler 5 enthaltenen Nch alle durch eine Gruppe der Pch ersetzt werden, um so den Rückgateeffekt zu eliminieren.
Da jedoch die Lade- und Entladefähigkeit des Pch schlechter als diejenige des Nch ist, muß die Betriebszeit erhöht werden. Da ferner die Differenz zwischen dem elektrischen Potential der Binärcodes auf dem H-Pegel, die an die Ausgangsinverter 6a bis 6h übertragen werden sollen, das heißt die Energiequellenspannung VDD und die Schwellspannung (½ VDD) der Ausgangsinverter 6a bis 6h groß wird, wird die Zeit, die für den Entladevorgang benötigt wird, bei dem das Potential der Datenübertragungsrouten auf die Schwellspannung verkleinert wird, unvermeidbar verlängert. Dies bedeutet nämlich, daß die zur Verarbeitung der Eingangscodes auf dem H-Pegel benötigte Zeit vergrößert werden muß.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde zur Lösung der obigen Probleme des Standes der Technik durchgeführt. Deshalb ist es eine Aufgabe der vorliegenden Erfindung,
- ein dynamisches Datenschieberegister bereitzustellen, welches einen solchen Hochgeschwindigkeitsbetrieb wie in den herkömmlichen dynamischen Datenschieberegistern ausführen kann, ohne einen falschen Betrieb durch Ladungsteilung, Rauschen und Kopplung mit einer geeigneten Größe und einem geringen Energieverbrauch realisieren kann.
Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das dynamische Datenschieberegister gelöst, so wie es im Anspruch 1 definiert ist.
In der voranstehenden Konstruktion ist es vorteilhaft, daß die N-Kanaltransistoren den Rückgateeffekt aufweisen, während die P-Kanaltransistoren den Rückgateeffekt nicht aufweisen.
Ferner ist es auch vorteilhaft, daß jeder der Erfassungsoder Leseinverter besteht aus einem P-Kanaltransistor, dessen Source auf das Energiequellenpotential gelegt ist und einem N-Kanaltransistor, dessen Drain auf das Nullpotential eingestellt ist, daß ferner eine Leitungskapazität des N- Kanalstransistors kleiner als die des P-Kanaltransistors ist und daß die Drain des P-Kanaltransistors und die Source des N-Kanaltransistors miteinander verbunden sind, um einen Ausgangsknoten zu bilden, und die Binärcodes an dem Gate des P-Kanalstransistors bzw. dem Gate des N-Kanaltransistors bereitgestellt werden, um Ausgangscodes von dem Ausgangsknoten zu erhalten.
Ferner ist es vorteilhaft, daß jeder der Leseinverter besteht aus einer Gruppe von N-Kanaltransistoren, deren Drains und Sourcen nacheinander in Reihe geschaltet sind und das Drainende der Gruppe auf das Nullpotential eingestellt ist und einem P-Kanaltransistor, dessen Source auf das Energiequellenpotential eingestellt ist, ferner eine Leitungskapazität der Gruppe von N-Kanaltransistoren kleiner als die des P-Kanaltransistors ist und die Drain des P- Kanaltransistors und das Sourceende der Gruppe von N- Kanaltransistoren miteinander verbunden sind, um eine Ausgangsknoten zu bilden, und die Binärcodes jeweils an dem Gate des P-Kanaltransitors und den Gates der Gruppe von N- Kanaltransistoren bereitgestellt werden, um Ausgangscodes von dem Ausgangsknoten zu erhalten.
In dem dynamischen Datenschiebergister legt vor der Dateneingabe die erste Energiequellen- Spannungsanlegungsschaltung bestehend aus den ersten Gateelementen (beispielsweise N-Kanaltransistoren), die den Rückgateeffekt aufweisen, an den Datenschiebabschnitt ein niedrigeres elektrisches Potential als die Energiequellenspannung (beispielsweise eine positive Spannung) an, um so anfänglich den Abschnitt auf dem H-Pegel (positives Potential) einzustellen. Demgegenüber legt die zweite Energiequellen-Spannungsanlegungsschaltung, bestehend aus dem zweiten Gateelementen (beispielsweise P-Kanal- Transistoren), die den Rückgateeffekt nicht aufweisen, an die Eingangsseite des Ausgangsabschnitts für verschobene Daten ein zu der Energiequellenspannung gleiches elektrisches Potential an, um so den Abschnitt anfänglich auf den H-Pegel (positives Potential) einzustellen.
Zu dieser Zeit gibt der Ausgangsabschnitt für verschobene Daten Binärcodes aus, deren Potentialpegel durch die Erfassungsinverter von dem H-Pegel in den L-Pegel (Nullpotential) invertiert ist.
Dann werden parallel empfangene Daten in den Datenschiebeabschnitt übertragen, so daß sie um eine vorgegebene Anzahl von Bits verschoben werden.
Wenn in diesem Fall sich die Binärcodes, die die zu verschiebenden Daten in dem Datenschiebeabschnitt bilden, auf dem H-Pegel befinden, wird das elektrische Potential der Eingangsseite des Ausgangsabschnitts für verschobene Daten auf dem zu der Energiequellenspannung gleichen positiven Potential gehalten. Da die durch die voranstehend erwähnten Routen übertragenen Binärcodes demzufolge das zu der Energiequellenspannung jeweils gleiche positive Potential aufweisen, setzen die Erfassungsinverter des Ausgangsabschnitts für verschobene Daten eine Ausgabe des L- Pegels ohne Umschalten der Potentialpegel fort.
Insbesondere ist die Zeit, die für den Schiebeprozeß der Binärcodes benötigt wird, im wesentlichen Null.
Wenn sich demgegenüber die Binärcodes, die die zu verschiebenden Daten bilden, auf dem L-Pegel befinden, wird das zur Energiequellenspannung gleiche positive Potential auf der Eingangsseite des Ausgangsabschnitts für verschobene Daten durch eine Entladung verkleinert. Wenn dann das elektrische Potential auf der Eingangsseite einen niedrigeren Wert als die Schwellspannung der Erfassungsinverter in dem Ausgangsabschnitt für verschobene Daten erreicht, bestimmen die Erfassungsinverter, daß sich die zu übertragenden Binärcodes auf dem L-Pegel befinden und führen dann den Pegel-Umschaltbetrieb durch, wonach sie den H-Pegel ausgeben.
Das heißt, die Zeit, die für den Verschiebeprozeß der Binärcodes benötigt wird, ist gleich zu der Zeit, die für die Entladung benötigt wird, bei der das zur Energiequellenspannung gleiche positive Potential auf der Eingangsseite des Ausgangsabschnitts für verschobene Daten auf einen niedrigeren Wert als die Schwellspannung der Erfassungsinverter verkleinert wird.
Da demzufolge der Datenschiebeabschnitt durch Verwendung des Rückgateeffekts auf ein niedrigeres elektrischen Potential als die Energiequellenspannung geladen wird, kann der Energieverbrauch im Vergleich mit dem Fall verkleinert werden, bei dem auf ein zur Energiequellenspannung gleiches elektrisches Potential geladen wird.
Da die Eingangsseite des Ausgangsabschnitts für verschobene Daten auf ein zur Energiequellenspannung gleiches elektrisches Potential geladen wird, ohne dem Einfluß des Rückgate-Effekts ausgesetzt zu sein, wird es möglich, eine ausreichenden Betriebsbereich des Ausgangsabschnitts für verschobene Daten zu erhalten. Wenn die Schwellspannung der Erfassungsverstärker unter der Voraussetzung, daß der Betriebsbereich ausreichend sichergestellt werden kann, auf eine höheren Wert als eine Hälfte der Energiequellenspannung eingestellt wird, kann die Entladezeit so lange wie im Stand der Technik gehalten werden.
Da ferner das zur Energiequelle gleiche positive Potential nur an die Eingangsseite des Ausgangsabschnitts für verschobene Daten geladen wird, kann die Zunahme eines durch die Entladung verursachten Energieverbrauchs auf den minimalen Wert gesteuert werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen:
Figuren 1-4 den Stand der Technik, wobei
Figur 1 ein Aufbaudiagramm einer Hardware ist;
Figur 2 ein Zeitablaufdiagramm ist, um einen Betrieb der in den Figuren 1 und 5 gezeigten dynamischen Datenschieberegistern zu zeigen;
Figur 3 ein Erklärungsdiagramm von Ergebnissen von verschobenen Eingangscodes in den dynamischen Datenschieberegistern, die in den Figuren 1 und 5 gezeigt sind, ist;
Figur 4a ein Aufbaudiagramm eines Transfergates eines Nch ist, der für das in Figur 1 gezeigte dynamische Datenschieberegister verwendet wird; und
Figur 4b ein Aufbaudiagramm eines Weitergabetransistors ist, der in einem Fall verwendet wird, bei dem der Datenschiebeabschnitt und der Ausgangsabschnitt für verschobene Daten auf die Energiequellenspannung vorgeladen sind;
Figur 5 ein Aufbaudiagramm einer Hardware eines dynamischen Datenschieberegisters, welches sich auf eine erste Ausführungsform der vorliegenden Erfindung bezieht;
Figur 6 ein Schaltbild eines Erfassungsinverters, der für das in Figur 5 gezeigte dynamische Datenschieberegister verwendet wird; und
Figur 7 ein Schaltbild einer anderen Ausführungsform des Erfassungsinverters des in Figur 5 gezeigten dynamischen Datenschieberegisters.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Nachstehend werden unter Bezugnahme auf die Zeichnungen bevorzugte Ausführungsformen der vorliegenden Erfindung erläutert.
Figur 5 ist ein Aufbaudiagramm einer Hardware eines dynamischen Datenschieberegisters, welches sich auf eine erste Ausführungsform der vorliegenden Erfindung bezieht.
Wie in Figur 5 gezeigt, umfaßt ein dynamisches Datenschieberegister 21 der vorliegenden Erfindung ähnlich wie das in Figur 1 gezeigte dynamische Vier-Bit- Datenschieberegister getaktete Inverter 2a bis 2d, Nch 8a bis 8f und Nch 10a bis 10f in einem ersten Wählerabschnitt 3, Nch 14a bis 14f in einer Vorladeschaltung 4, Nch 11a bis 11g und Nch 13a bis 13g in einem zweiten Wählerabschnitt 5 und Inverter 7, 9 und 12. Ferner sind anstelle der in Figur 1 gezeigten Ausgangsinverter 6a bis 6h Erfassungsinverter 22a bis 22h und eine Pch Vorladeschaltung 23 zur Ausführung einer Voraufladung synchronisiert mit einem Taktsignal auf der Eingangsseite der Inverter 22a bis 22h vorgesehen.
Bei einer derartigen Konstruktion besteht der Dateneingangsabschnitt aus den getaktenen Invertern 2a bis 2d und ein Datenverschiebeabschnitt besteht aus dem ersten Wählerabschnitt 3 und dem zweiten Wählerabschnitt 5. Ferner besteht ein Ausgangsabschnitt für verschobene Daten aus den Erfassungsinvertern 22a bis 22h und der Pch Vorladeschaltung 23.
Die Pch Vorladeschaltung 23 legt eine Energiequellenspannung VDD an Knoten N7 bis N13 durch Pch 24a bis 24g an, die jeweils zwischen der Energiequelle VDD und den Knoten N7 bis N13 vorgesehen sind.
Ferner und wie in einem Schaltbild in Figur 6 gezeigt, besteht jeder der Erfassungsverstärker 22a bis 22h aus einem Pch 25, dessen Source mit der Energiequelle VDD verbunden ist, und einem Nch 26, dessen Darin mit Masse verbunden ist und eine Kapazität einer Leitfähigkeit des Nch 26 ist kleiner als diejenige des Pch 25. Ferner sind die Drain die Pch 25 und die Source des Nch 26 miteinander verbunden, um einen Ausgangsknoten 27 zu bilden, so daß Binärcodes jeweils an das Gate des Pch 25 und das Gate Gate des Nch 26 angelegt werden, um Ausgangscodes von dem Ausgangsknoten 27 zu erhalten. Wenn das elektrische Potential von Eingangscodes auf einen höheren Wert als ein Grenzpotential zwischen dem H- und dem L-Pegel, d.h. auf eine Hälfte des Energiequellenpotentials VDD eingestellt wird, dann wird der innere Widerstand des Pch 25 im wesentlichen gleich zu dem inneren Widerstand des Nch 26, so daß das elektrische Potential des Ausgangsknotens 27 eine Hälfte des Energiequellenpotentials VDD wird. Mit anderen Worten ausgedrückt wird die Schwellspannung der Erfassungsinverter 22a bis 22h auf einen höheren Wert als eine Hälfte der Energiequellenspannung VDD eingestellt.
Wenn bei der obigen Konstruktion des dynamischen Datenschieberegisters 21 sich das Taktsignal auf dem H-Pegel befindet, führt die Pch-Vorladeschaltung 23 eine Vorladung eines positiven Potentials gleich zu der Energiequellenspannung an der Eingangsseite der Erfassungsinverter 22a bis 22h durch. In diesem Fall ist eine Vorladezeitgabe der Schaltung 23 zu dem Taktsignal synchronisiert, das durch den Inverter 7 auf den L-Pegel invertiert ist.
Das heißt, die Eingangsseite der Erfassungsinverter 22a bis 22h wird anfänglich auf den H-Pegel eingestellt und Ausgangscodes AUS0 bis AUS6 werden durch die Erfassungsinverter 22a bis 22h invertiert, um auf den L-Pegel eingestellt zu werden.
Demgegenüber führt die Vorladeschaltung 4 ähnlich wie das dynamische 4-Bit-Datenschieberegister 1 eine Vorladung des ersten Wählerabschnitts 3 und des zweiten Wählerabschnitts 5 auf ein positives Potential, das kleiner als die Energiequellenspannung ist, durch, um sie anfänglich auf den H-Pegel einzustellen.
Dann werden Eingangsdaten, die aus Binärcodes D0 bis D3 bestehen, jeweils durch den ersten Wählerabschnitt 3 und den zweiten Wählerabschnitt 5 entsprechend dem in Figur 2 gezeigten Zeitablaufdiagramm in der gleichen Weise wie beim Stand der Technik verschoben, so daß Ergebnisse einer Datenverschiebung, ähnlich wie diejenigen in dem in Figur 3 gezeigten herkömmlichen Beispiel erhalten werden können.
Wenn sich in diesem Fall die Binärcodes, die die verschobenen Daten bilden, wie voranstehend erwähnt auf dem H-Pegel befinden (d.h. wenn sich die Eingangscodes auf dem L-Pegel befinden), wird eine elektrische Ladung, auf die der erste Wählerabschnitt 3 und der zweite Wählerabschnitt 5 jeweils aufgeladen ist, beibehalten und das positive Potential auf der Eingangsseite der Erfassungsinverter zum Ausgeben von Binärcodes wird nicht geändert.
Das heißt, die Ausgangscodes werden auf dem L-Pegel gehalten, so daß die zur Verarbeitung der Binärcodes erforderliche Zeit im wesentlichen Null ist.
Wenn sich andererseits die Binärcodes zum Bilden der verschobenen Daten auf dem L-Pegel befinden (d.h., wenn sich die Eingangscodes auf dem H-Pegel befinden), dann entladen der erste Wählerabschnitt 3 und der zweite Wählerabschnitt 5, die jeweils mit einer elektrischen Ladung auf das Potential gleich der Energiequellenspannung vorgeladen sind, die Ladung. Insbesondere wenn das elektrische Potential des zweiten Wählers 5 auf eine kleineren Wert als die Schwellspannung der Erfassungsinverter 22a bis 22h verringert wird, bestimmen die Erfassungsinverter 22a bis 22h zum Ausgeben der Binärcodes, das sich die zu übertragenden Binärcodes auf dem L-Pegel befinden und schalten den Potentialpegel der Ausgangscodes in den H-Pegel.
Das heißt, die für die Entladung benötigte Zeit, die das Potential gleich der Energiequellenspannung auf die Schwellspannung der Erfassungsinverter 22a bis 22h verringert, entspricht der zur Verarbeitung der die Daten bildenden Binärcodes benötigten Zeit.
Da die Eingangsseite der Erfassungsinverter 22a bis 22h auf das positive Potential gleich der Energiequellenspannung unter Verwendung des den Rückgate-Effekts nicht erzeugenden Pch vorgeladen wird, kann demzufolge durch das dynamische Datenschieberegister gemäß der vorliegenden Erfindung ein zufriedenstellender Betriebsbereich betreffend der Schwellspannung der Erfassungsinverter 22a bis 22h erhalten werden, und ferner kann ein falscher Betrieb, der durch eine Ladungsteilung, Rauschen und eine Kopplung verursacht wird, verhindert werden.
Durch Einstellen der Kapazität des Pch 26 in dem Bereich, in dem der Betriebsbereich ausreichend sichergestellt werden kann, und durch Einstellen der Schwellspannung der Erfassungsinverter 22a bis 22h auf ein geeignetes elektrisches Potential, größer als eine Hälfte der Energiequellenspannung, kann ferner die Entladezeit so lange wie im Stand der Technik gehalten werden. Das heißt, ein Hochgeschwindigkeitsbetrieb in bezug auf die Eingangscodes des H-Pegels kann realisiert werden.
Da ferner ein Bereich, der auf das positive Potential gleich der Energiequellenspannung aufgeladen werden soll, auf die Eingangsseite der Erfassungsinverter 22a bis 22h unter Verwendung der Pch 24 bis 24g begrenzt wird, kann ferner der für die Entladung benötigte Energieverbrauch minimiert werden.
Da auf der Eingangsseite der Erfassungsinverter 22a bis 22h nur die Pch 24a bis 24g neu vorgesehen sind, ohne die Transfergates durch die Weitergabetransistoren im zweiten Wählabschnitt 5 zu ersetzen, kann überdies der für die Verbesserung benötigte Größenzuwachs auch minimiert werden.
Da im Vergleich mit dem Stand der Technik die Entladung ferner in einem relativ hohen Potential auf der Eingangsseite der Erfassungsinverter 22a bis 22h ausgeführt wird, kann ferner die Entladegeschwindigkeit angehoben werden. Das heißt, selbst wenn der Betriebsbereich der gleiche wie im Stand der Technik ist, ist die Verarbeitungsgeschwindigkeit von Daten höher als diejenige davon.
In dem hier beschriebenen dynamischen Datenschieberegister ist es möglich, anstelle der Pch-Vorladeschaltung 23 eine geeignete Umschaltschaltung zu verwenden.
Ferner ist es zur Erhöhung des inneren Widerstands durch wesentliches Verlängern der Kanallänge möglich, anstelle des in Figur 6 gezeigten Erfassungsinverters Nch26 eine Gruppe von Nch 28 zu verwenden, die durch Reihenschaltung der Sourcen mit den Drains davon erhalten werden kann, wie in Figur 7 gezeigt.
Ferner wird die Vorladung in der Ausführungsform auf der Seite des positiven Potentials ausgeführt, aber die Entladung auf der Seite negativen Potentials ist auch möglich. In diesem Fall werden die Eingangscodes auf dem H-Pegel dem Nullpotential zugeordnet, während die Eingangscodes auf dem L-Pegel einem negativen Potential zugeordnet werden. Wenn die Codes des L-Pegels an dem dynamischen Datenschieberegister empfangen werden, werden demzufolge seine Datenübertragungsrouten geladen.
Es versteht sich, daß die vorliegende Erfindung nicht auf die voranstehend erwähnten Ausführungsformen beschränkt ist und geeignete Entwurfsabänderungen und geeignete Modifikationen darauf angewendet werden können.

Claims

1. Dynamisches Datenschieberegister zum Verschieben von Eingangsdaten mit Binärcodes, die durch eine Vielzahl von N-Kanaltransistoren, die durch erste Datenübertragungsrouten verbunden sind, übertragen werden, umfassend:

eine erste Vorladeeinrichtung (4) zum Voraufladen der ersten Datenübertragungsrouten auf einen voreingestellten hohen Pegel mit einem ersten elektrischen Potential kleiner als ein elektrisches Versorgungspotential durch N-Kanaltransistoren (14) vor einem Verschieben der Eingangsdaten;

eine zweite Vorladeeinrichtung (23) zum Voraufladen von zweiten Datenübertragungswerten, die den ersten Datenübertragungsrouten folgen, auf das elektrische Versorgungspotential, durch P-Kanaltransistoren (24) vor einem Verschieben der Eingangsdaten, wobei die zweiten Datenübertragungsrouten dadurch auf den hohen Pegel voreingestellt werden;

eine Eingangsdaten-Verschiebungseinrichtung (35) zum Verschieben der Eingangsdaten um einen Verschiebezählwert im Ansprechen auf Schiebesteuersignale (F1, F2) und zum Entladen der ersten Datenübertragungsrouten und der zweiten Datenübertragungsrouten in Fällen, bei denen der Eingangsdatenwert sich auf einem hohen Pegel befindet, und zum Aufrechterhalten der Ladungen von sowohl den ersten Datenübertragungsrouten als auch den zweiten Datenübertragungsrouten in Fällen, bei denen der Eingangsdatenwert sich auf dem hohen Pegel befindet; und

eine Eingangsdaten-Ausgabeeinrichtung mit Erfassungsinvertern (22a-22h) zum Ausgeben der durch die Eingangsdaten-Verschiebeeinrichtung verschobenen Eingangsdaten nach Invertieren der verschobenen Eingangsdaten auf dem hohen Pegel in den Erfassungsinvertern, wenn das elektrische Versorgungspotential der zweiten Datenübertragungsrouten auf eine kleineren Wert als derjenige einer Schwellspannung der Erfassungsverstärker verkleinert wird, wobei die Schwellspannung höher als die Hälfte des elektrischen Versorgungspotentials ist und nach Invertierten der verschobenen Eingangsdaten auf dem niedrigen Pegel in den Erfassungsverstärkern, wenn die zweiten Datenübertragungsrouten auf dem elektrischen Versorgungspotential gehalten werden.

2. Dynamisches Datenschieberegister nach Anspruch 1, dadurch gekennzeichnet, daß jeder Erfassungsverstärker in der Eingangsdaten- Ausgabeeinrichtung umfaßt:

einen N-Kanaltransistor zum Senden eines elektrischen Null-Potentials von seiner Source an eine Drain in Fällen, bei denen ein auf das elektrische Versorgungspontential eingestellter Binärcode an sein Gate übertragen wird; und

einen P-Kanaltransistor mit einer Drain, die mit der Drain des N-Kanaltransistors verbunden ist, zum Übertragen des elektrischen Versorgungspotentials von seiner Source an seine Drain in Fällen, bei denen ein auf ein elektrisches Nullpotential eingestellter Binärcode an sein Gate gesendet wird, wobei die Kapazität einer Leitfähigkeit des P-Kanaltransistors größer als diejenige des N-Kanaltransistors ist.

3. Dynamisches Datenschieberegister nach Anspruch 1, dadurch gekennzeichnet, daß jeder Erfassungsinverter in der Ausgabeeinrichtung für verschobene Daten umfaßt:

eine Vielzahl von N-Kanaltransistoren, die jeweils zueinander in Reihe geschaltet sind, zum Übertragen eines elektrischen Nullpotentials von einer verbundenen Source davon an eine verbundene Drain in Fällen, bei denen ein auf das elektrische Versorgungspotential eingestellter Binärcode an Gates davon übertragen wird; und

einen P-Kanaltransistor mit einer Drain, die mit der verbundenen Drain der N-Kanaltransistoren gekoppelt ist, zum Übertragen des elektrischen Versorgungspotentials von einer Source davon an die Drain davon in Fällen, bei denen ein auf ein elektrisches Nullpotential eingestellter Binärcode an ein Gate davon übertragen wird, wobei die Kapazität einer Leitfähigkeit des P- Kanaltransistors größer als diejenige der N- Kanaltransistoren ist.

4. Dynamisches Datenschieberegister nach Anspruch 1, dadurch gekennzeichnet, daß die N- Kanaltransistoren einen Rückkgate-Effekt aufweisen und die P-Kanaltransistoren keinen Rückgate-Effekt aufweisen.