JPH03231324A

JPH03231324A - ダイナミックバレルシフタ

Info

Publication number: JPH03231324A
Application number: JP2026153A
Authority: JP
Inventors: Tsuneaki Kudo; 恒昭工藤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-02-07
Filing date: 1990-02-07
Publication date: 1991-10-15
Anticipated expiration: 2011-01-29
Also published as: KR910016007A; EP0445415B1; KR940009964B1; US5130941A; DE69025393T2; EP0445415A1; JPH087668B2; DE69025393D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はプリチャージ方式を用いたダイナミックバレル
シフタに係わり、特に低消費電力かつ高速動作可能なダ
イナミックバレルシフタに関する。

（従来の技術）近年、パラレルデータを入力し所定の方向へ所定のビッ
ト数だけ自在にシフトし、このシフトされたデータをパ
ラレルに出力すＡダイナミ・ソクバレルシフタが高位マ
イクロプロセッサに用いられるようになってきた。

第２図に従来の４ビツトダイナミツクバレルシフタのハ
ードウェアの一構成例を示す。

図示のように、４ビツトダイナミツクベレルシフタ１は
、４ビツトからなるデータを形成する各２進符号ＤＯＴ
１）至Ｄ３を入力する７０・ノクドインバータ２ａ乃至
２ｄと、並列入力された２進符号系列からなるデータに
対し２ビツトシフトを行うか否かの選択をする第１セレ
クタ部３と、該セレクタ部３の出力側のデータ伝播路に
クロック信号に同期して予めチャージを行うプリチャー
ジ回路４と、上記データ伝播路を伝播したデータに対し
１ビツトシフトを行うか否かの選択をする第２セしフタ
部５と、該セレクタ部５から出力されるシフトデータを
形成する各２進符号を再度ドライブし並列出力する出力
インバータ６ａ乃至６ｈとを備える。

ここで、クロックドインバータ２ａ乃至２ｄは、イン７
く一夕７で゛Ｈ°゛レベルに反転されたクロック信号に
同期して入力データの各２進符号を反転すると共にドラ
イブする。

第１セレクタ部３は、シフトコントロール信号Ｓ１のラ
インをゲート側に接続しなＮチャネルＭＯ８型ＦＥＴｔ
−ランシフタ（以下Ｎｃｈと呼ぶ。）８ａ乃至８ｆと、
シフトコントロール信号Ｓ１をインバータ９で反転した
信号のラインをゲート側に接続したＮｃｈｌＯａ乃至１
０ｆから構成される。そして、各Ｎｃｈのソース側とト
レイン側はゲート信号の゛Ｈ゛Ｈｏルに同期して導通す
る。

第２セレクタ部５は、シフトコントロール信号Ｓ２のラ
インをゲート側に接続しなＮｃｈｌｌａ乃至１１ｇと、
シフトコントロール信号Ｓ２をインへ−夕１２で反転し
た信号のラインをゲート側に接続したＮｃｈ１３ａ乃至
１３ｇとから構成される。そして、第１セレクタ部３と
同様に各Ｎｃｈはゲート信号の゛Ｈ°゛レベルに同期し
導通する。

プリチャージ回路４は電源とデータ伝播路の間に介在し
て所定の正電圧をデータ伝播路にチャンするＮｃｈ１４
ａ乃至１４ｆから構成される。

以上の構成において、第３図のタイミングチャートに示
すように、４ビツトダイナミツクバレルシフタ１ではク
ロック信号が“Ｈ”レベルになったとき（時刻ｔ０）、
プリチャージ回路４がデータ伝播路に電源電圧の電位よ
り低い所定の正電圧を所定のプリチャージ時間Ｃｔ、−
ｔ。）印加する。即ち、第１セレクタ部３及び第２セレ
クタ部５が゛°Ｈ°°レベル（正電位）に初期設定され
、出力符号０ＵＴＯ乃至０ＵＴ６は出力インバータ６ａ
乃至６ｈに反転されて゛Ｌ゛ルベル（零電位）に設定さ
れる。

また、上記のプリチャージ時間内に入力データが準備さ
れる（時刻ｔｓ＞。さらに、上記プリチャージ時間内に
シフトコントロール信号Ｓ１、Ｓ２が入力データを所定
のビット数シフトするためＨ”レベルあるいは゛Ｌ°゛
レベルに調整され（時刻ｔｚ）、後述するように入力さ
れるデータに対するシフトすべきビット数が設定される
。

次いで、クロック信号が°°Ｌ°°レベルになったとき
（時刻ｔ、）、インバータ７で°°Ｈ°゛レベルに反転
されたクロック信号に同期してクロックドインバータ２
ａ乃至２ｄから２進符号が反転され並列入力される。

この２進符号系列からなるデータは、第１セレクタ部３
でシフトコントロール信号Ｓ１が“Ｈ゛レベルある場合
Ｎｃｈ８ａ乃至８ｆが導通するので、Ｎｃｈ８ｃ乃至８
ｆを伝播する。即ち、上記データは図において左へ２ビ
ツトに相当する分だけシフトされる。

上記信号Ｓ１がＬ”レベルである場合、上記信号Ｓ１は
インバータ９で゛°Ｈ゛レベルに反転されるのでＮｃｈ
ｌＯａ乃至１０ｆが導通し、上記データはＮｃｈｌＯａ
乃至１０ｄを伝播する。即ち、上記データはシフトされ
ない。

このように第１セレクタ部３を伝播したデータは第２セ
レクタ部５で第１セレクタ部３と同様にシフトをするか
否かを再度選択する。

例えば、シフトコントロール信号Ｓ２が“Ｈｏ。

レベルである場合、Ｎｃｈｌｌａ乃至１１ｇが導通ｉ、
　ト＝ｐデータはＮｃｈｌｌｂＦ＋〒１１ｇを伝播する
。即ち、上記データは図において左へ１ビツトシフトさ
れる。

上記信号Ｓ２力佇゛Ｌパレベルである場合、上記信号Ｓ
２はインバータ１２て°゛Ｈ゛Ｈ゛ルヘルされるのでＮ
ｃｈ１３ａ乃至１３ｇが導通し、」二記データはＮｃｈ
１３ａ乃至１３ｆを伝播する。

即ち、上記データはシフトされない。

次いで、第２セレクタ部５を伝播したデータは、このデ
ータを形成する２進符号こと（こ出力インハタ６ａｌ”
）至６ｇでドライブされ出力符号０　［Ｊ　ＴＯ巧至０
ＵＴ６として出力される（時亥目、４）。

なお、Ｎｃｈ８ａ、８ｂ、１０ｅ、１０ｒ、１１ａ、１
３ｇは導通した場合クロック信号が入出力される。また
、出力インベータ６１〕て゛は常にクロック信号が入出
力される。

以上の２進符号系列からなるデータのシフト結果を第４
図に示す。

図示するように、４ビツトの入力データを形成する２進
符号ＤＯ乃至Ｄ３に対する出力符号０ｔＪＴ　Ｏ、Ｉ’
）　至ＯＵ　Ｔ　７をＯｔＪ　Ｔ　Ｏがら０ＵＴ３まテ
（７）出力符号を出力する４ビツトの出力部１と、０Ｕ
Ｔ４から０ＵＴ７まて゛の出力符号を出力する４ビツト
の出力部Ｈに分けて検出する。

すると、出力部工では左方向のシフトが示され。

シフトされるビット数は０から３まで変化する。

また、出力部■では右方向のシフトが示され、シフトさ
れるビット数は１から４まで変化する。

換言すれば、４ビツトダイナミツクバレルシフタ１は、
４ビツトからなるデータに対しシフトコントロール信号
Ｓｌ及びＳ２を操作することにより、考えられ得る全て
の種類のシフトを自在に行うことができる。

次に、上記の２進符号の伝播路の電位の変化に関して説
明する。

例えば、入力符号が゛′Ｈ°゛レベルである場合、上記
入力符号はクロックドインバータ２ａ乃至２ｄで゛′Ｌ
″レヘルレベ転される。それで、上記入力符号の伝播経
路に予めチャージされた電力は、上記入力符号を出力す
へく選定された出力インペラの入力側を含め放電される
。そして、所定の正電位にあるデータ伝播路が放電によ
り出力インバータ６ａ乃至６ｈのスレッショルド電圧（
一般に、電源電圧ＶＤＤの半分）を下回ると、選定され
た出力インバータは伝播する２進符号がＬ°“しヘルで
あると感知し出力符号を゛′Ｈ°°レヘルにレベ替える
。これは、２進符号からなるデータをシフト処理するた
めの所要時間は、放電開始後スしツショルド電圧を下回
るまでの放電時間であることを意味する。

一方、入力符号が°゛Ｌ“°レベル（零電位）である場
合、クロックドインバータ２ａ乃至２ｄにより１−記入
力符号は°゛Ｈ゛Ｈ゛ルベル位）に反転される。それで
、上記入力符号の伝播経路に予めチャージされた電力は
保持され、選定された出方インバータの入力側の正電位
は変化しない。即ち、出力符号は°゛Ｌ′°Ｌ′°レヘ
ルれるので、２進符号からなるデータをシフト処理する
ための所要時間は実質はぼ零であることを意味する。

従って、データ伝播路にプリチャージを行うダイナミッ
クバレルシフタでは、”　Ｌ　”レベルの人ブ　号に対
し、処理時間はほぼ零であるので大幅にメータ処理の高
速化が計れる。

また、Ｎｃｈのバックゲート効果を利用し正のプリチャ
ージ電圧を電源電圧ＶＤＤ　（ここでは５Ｖと仮定する
。）より低い電位ＶＤＤ−Ｖｔｈ（Ｖｔｈはバックゲー
ト効果による電圧降下分で、１．７Ｖ程度である。）に
押さえるので、電源電圧ＶＤＤに等しい電位までプリチ
ャージする場合と比較すると、スレッショルド電圧を下
回るまでの放電時間が少ない。即ち、”　Ｈ”レベルの
入力符号に対する処理時間が少なくなるので、更にデー
タ処理の高速化が計れる。

さらに、上記バックゲート効果により、放電による消費
電力を下げることができ経済的である。

ところが、上記のダイナミックバレルシフタでは、”　
Ｈ”レベルの２進符号の電位ＶＤＤ−Ｖｔｈと出力イン
バータ６ａ乃至６ｈのスレッショルド電圧との電位差が
小さいので、出力インバータ６ａ乃至６ｈでの動作マー
ジンは少なく、出力インバータ６ａ乃至６ｈにおいてチ
ャージシェア及びノイズ並びにカップリングなどにより
誤動作を生ずることが多々あった。

そこで、第５図（ａ＞に示されるように第２セレクタ部
５のＮｃｈ、例えばＮｃｈｌｌａ、１３ａが構成するト
ランスファーゲートをパストランジスタに代えた方式が
用いられている。

例えば、パストランジスタは第５図（ｂ）に示すように
、ＮＣｈｌｌａ、１３ａにそれぞれＰチャネルＭＯ３型
ＦＥＴ）ランジスタ（以下Ｐｃｈと呼ぶ。）を抱き合わ
せ、Ｎｃｈ及びＰｃｈを並列に接続してなる、接続体を
更に並列接続した回路から構成される。

上記方式では、Ｎｃｈに生ずるバックケート効果の影響
がＰｃｈにより排除され、第２セレクタ部５から、出力
インバータ６ａ乃至６ｈへ出力される゛Ｈ°°レベルの
２進符号の電位は電源電圧ＶＤＤに等しくなり、充分な
動作マージンを得ることができる。

しかし、上記のパストランジスタ方式では第２セレクタ
部５のトランジスタ数が倍増し、ダイナミツクツくレル
シフタのサイズが大幅に大きくなってしまう。そこで、
第２セレクタ部５のＮｃｈをＰｃｈに交換する方式が考
えられるが、Ｐｃｈだけである場合Ｎｃｈと比較して放
電能力が劣り動作時間が遅くなってしまう。

また、電源電圧ＶＤＤと出力インバータ６ａ乃至６ｈの
スレッショルド電圧の電位差が大きくなるため、スレッ
ショルド電圧に低下するまでの放電時間が長くなり、Ｈ
”レベルの入力符号に対する処理時間が増大することに
なる。

（発明が解決しようとする課題）上記の如く、Ｎｃｈのバックゲート効果を利用したダイ
ナミックバレルシフタにおいては、出力インバータて”
の動１ヤマージンが少なくす出力インバータが誤動１ヤ
を生ずる問題があった。

また、第２セレクタ部５をパストランジスタで構成する
ことにより、上記動作マージンを充分に確保することが
できるが、この場合、ダイナミックバレルシフタのサイ
ズが大幅に大きくなってしまうという問題かあった。更
に、”Ｈ”レベルの入力符号に対する処理時間が増大し
てしまうという問題もあった。

そこで、本発明は上記従来技術の問題点を解消するもの
で、その目的とするところは、チャージシェア及びノイ
ズ並びにカップリングなどにより誤動作を生ずることな
〈従来と同様に高速動咋が可能であり、かつ大幅にサイ
ズが大きくなること無く消費電力が少なくて済むダイナ
ミックバレルシフタを提供することである。

［発明の構成コ（課題を解決するための手段）上記課題を解決するための本発明は、２進符号系列から
なるデータを並列入力するデータ入力部と、該入力部で
入力されたデータを所定のビット数シフトするデータシ
フト部と、該シフト部でシフトされたデータを並列出力
するシフトデータ出力部と、前記データの入力に先立ち
予め前記データシフト部及び前記シフトデータ出力部の
データ伝播路をチャージするプリチャージ部とを備えす
１・−ヒシ′ノ　＋）＋Ｆ　　１／ｌ　　ｊ（ｔ　、　
ｄ　　コ、ガ　ｈ−リ↓１■翫１−シー　　→ムモ１−
−１チャージ部は、電源から第１導電制御体を介して前
記データシフト部のデータ伝播路に電源電圧より低い電
位を印加する第１電源電圧印加回路と、電源から第２導
電制御体を介して前記シフトデータ出力部の入力側のデ
ータ伝播路に電源電圧に等しい電位を印加する第２電源
電圧印加回路とを備え、前記シフトデータ出力部はスレ
ッショルド電圧が電源電圧の半分より高く設定されたセ
ンスインバータを前記シフトデータを形成する２進符号
の伝播路ごとに設けたことを特徴とする。

（作用）本発明のダイナミックバレルシフタでは、データの入力
に先立ち、バックケート効果が生じる第１導電制御体く
例えばＮチャネルトランジスタ）から構成される第１電
源電圧印加回路が、電源電圧（例えば正電圧）より低い
電位をデータシフト部に印加し°゛Ｈ゛°Ｈ゛°レベル
）に初期設定する。また、バックゲート効果の生しない
第２導電制御体く例えばＰチャネルトランジスタ）から
楕に等しい電位をシフトデータ出力部の入力側に印加し
゛°Ｈ′°レベル（正電位）に初期設定する。

このとき、シフトデータ出力部て′はセンスインバータ
が」二記”　Ｈ”レベルを反転しな′Ｌ“°レベル（零
電位）の２進符号を出力する。

次いで、並列入力されたデータがデータシフト部内を伝
播し所定のビット数シフトされる。

ここで、データシフト部内て゛シフトされるテ′りを形
成する２進符号が°°Ｈパレベル（正電位）である場合
、ソフトデータ出力部の入力側のデータ伝播路の電位は
電源電圧に等しい正電位に保持される。それで、上記伝
播した２進符号は電源電圧に等しい正電位を有するので
、ソフトデータ出力部のセンスインノく一夕はレベル切
り替え動１ヤをすることなく“’　Ｌ　”レベルを出力
し続ける。

即ち、上記２進符号に対するシフト処理に要する時間は
実質はは零であることを意味する。

また、上記シフトされるデータを形成する２進符号が゛
Ｌ゛レヘレベ零電位）である場合、シフトデータ出力部
の入力側のデータ伝播路の電源電圧に等しい正電位は放
電により低下する。そして、上記データ伝播路の電位が
シフトデータ出力部のセンスインバータのスレッショル
ド電圧を下回った時、センスインノく一夕は伝播する２
進符号が“Ｌ°°レベルであると感知しレベル切り替え
動作を行い°゛Ｈ゛Ｈ゛レベルする。

即ち、上記２進符号に対するシフト処理に要する時間は
、シフトデータ出力部の入力側のデータ伝播路の電源電
圧に等しい正電位がセンスインバタのスレッショルド電
圧を下回るまでの放電時間になることを意味する。

従って、データシフト部のデータ伝播路はバックゲート
効果を利用して電源電圧より低い電位にチャージしたの
て、電源電圧に等しい電位にまでチャージする場合と比
較して経済的である。

また、シフトデータ出力部の入力側のデータ伝播路はバ
ックゲート効果の影響を受けることなく電源電圧に等し
い電位にまでチャージされたので、シフトデータ出力部
にて充分な動作マージンを得ることかできる。また、上
記動作マージンが充分に確保される条件内でセンスイン
バータのスレッショルド電圧を電源電圧の半分よりも高
い電位に設定することにより、従来と同程度に上記放電
時間を維持することができる。

さらに、シフトデータ出力部の入力側のデータ伝播路に
限定して電源電圧に等しい正電位がチャージされるので
、放電による消費電力の増加は最小限に押さえられる。

（実施例）以下本発明の実施例を図面を参照して説明する。

第１図は一実施例に係わるダイナミックバレルシフタの
ハードウェアの構成図である。

図示するように、本実施例のダイナミックバレルシフタ
２１は、第２図に示した従来の４ビツトダイナミツクツ
〈レルシフタ１と同様に、クロックドインバータ２ａ乃
至２ｄと、第１セレクタ部３内のＮｃｈ８ａ乃至８ｆ及
び’ＮｃｈｌＯａ乃至１０ｒと、プリチャージ回路４内
のＮｃｈ１４ａ乃至１４ｆと、第２セレクタ部５内のＮ
ｃｈｌｌ、１乃至１１ｇ及びＮｃｈ１３ａ乃至１３ｇと
、インバータ７．９１２を備え、更に本実施例では第２
図に示した出力インベータ６ａ乃至６ｈに代えてセンス
インバータ２２ａ乃至２２ｈと、該インバータ２２ａ乃
至２２ｈの入力側のデータ伝播路にクロック信号に同期
して予めチャージを行うＰｃｈプリチャージ回路２３を
備えて構成される。

ここで、Ｐｃｈプリチャージ回路２３は電源とデータ伝
播路の間のＰｃｈ２４ａ乃至２４ｇを介して電源電圧Ｖ
ＤＤをデータ伝播路に印加する。

また、センスインバータ２２’ａ乃至２２ｈはスレッシ
ョルド電圧を電源電圧ＶＤＤの半分より高めに設定した
インバータである。

以上の構成において、ダイナミックバレルシフタ２１は
タロツク信号がＨ“°レベルになったとき、Ｐｃｈから
なるＰｃｈプリチャージ回Ｂ２３はインバータ７で°゛
Ｌ゛Ｌ゛レベルされたクロック信号に同期してセンスイ
ンバータ２２ａ乃至２２ｈの入力側のデータ伝播路に電
源電圧に等しい正電位を予めチャージする。

即ち、センスインバータ２２ａ乃至２２ｈの入力側が゛
Ｈ°°レベルに初期設定され、出力符号０ＵＴＯ乃至０
ＵＴ６はセンスインバータ２２ａ乃至２２ｈに反転され
て“Ｌ”レベルに設定される。

また、従来の４ビツトダイナミツクバレルシフタ１と同
様にプリチャージ回路４は第１セレクタ部３及び第２セ
レクタ部５を電源電圧より低い正電位に予めチャージし
”　Ｈ”レベルに初期設定する。

次いで、従来と同様に第３図に示したタイミングチャー
トに従って２進符号ＤＯ乃至Ｄ３からなる入力データが
第１セレクタ部３及び第２セレクタ部５でシフトされ、
第４図に示した従来例と同様なシフト結果が得られる。

ここで、上記シフトされたデータを形成する２進符号が
“Ｈ゛レベルある場合（即ち、入力符号は゛Ｌ゛°レベ
ルである。）、上記２進符号の伝播路に予めチャージさ
れた電力は保持され、上記２進符号を出力すべく選定さ
れたセンスインバタの入力側の正電位は変化しない。

即ち、出力符号は“°Ｌ゛°レベルに維持され、上記２
進符号の処理時間は実質はぼ零になる。

一方、上記シフトされたデータを形成する２進符号が°
′Ｌ“′し、ベルである場合（即ち、入力符号はＩＩ　
ＨＩＴレベルである。）、上記２進符号の伝播路に予め
電源電圧に等しい電位にまでチャージされた電力は放電
される。そして、上記伝播路の電位がセンスインバータ
２２ａ乃至２２ｈのスレッショルド電圧を下回ると、選
定されたセンスインバータ２２ａ乃至２２ｈは伝播する
２進符号を”　Ｌ　”レベルであると感知し出力符号を
゛Ｈ゛レベルに切り替える。

即ち、電源電圧に等しい電位がらセンスインハタ２２ａ
乃至２２ｈのスレッショルド電圧まで要した放電時間が
データを形成する２進符号に対する処理時間になる。

従って、本実施例のダイナミックバレルシフタではセン
スインバータの入力側のデータ伝播路をバックゲート効
果の生じないＰｃｈを用い電源電圧に等しい正電位にま
で予めチャージしたので。

シフトデータ出力部にて充分な動作マージンが得られ、
チャージシェア及びノイズ並びにカップリングなどによ
る誤動作を防ぐことができる。また、上記動作マージン
が充分に確保される条件内でセンスインバータのスレッ
ショルド電圧を電源電圧の半分よりも高い電位に設定す
ることにより、従来と同程度に上記放電時間を維持する
ことができる。即ち、“Ｈ°°レベルの入力符号に対す
る高速動作を保つことができる。

また、Ｐｃｈを用いて電源電圧に等しい正電位にまで予
めチャージする領域をセンスインバ〜りの入力側のデー
タ伝播路に限定したので、放電による電力消費を最小限
に押さえることができる。

さらに、第２セレクト部５をパストランジスタに代える
ことなく、センスインバータの入力側のデータ伝播路に
Ｐｃｈを介すのみで電源電圧に等しい正電位をチャージ
したので、サイズの増加は最小限に押さえることができ
る。

更にまた、シフトデータ出力部の入力側のデータ伝播路
で従来と比較して高い電位間での放電が行われるので、
放電スピードが早くなる。即ち、従来と同じ動作マージ
ンでもデータの処理速度は速くなる。

以上のダイナミックバレルシフタでは各センスインバー
タごとにＰｃｈを設けたが、センスインバータの入力側
のデータ伝播路に予めチャージするタイミングは同じで
あるので、１個のＰｃｈのみを用い、各センスインバー
タの入力側のデータ伝播路に予めチャージするようにし
ても良い、また、上記の１個で代用するＰｃｈにおいて
は、プリチャージするための負荷が増大するため、プリ
チャージ能力の大きい大容量のＰｃｈを用い、チャージ
時間の増加を押さえるようにしても良い。

また、本実施例ではプリチャージ回路４を併用したが、
Ｐｃｈプリチャージ回路２３のみでもプリチャージ時間
が若干長くなるだけであるので、必ずしもプリチャージ
回路４を併用する必要はない。

さらに、本実施例では正電位に予めチャージしたが、負
電位に予めチャージしても良い、この場合、入力する゛
′Ｈ゛°レベルの符号を零電位とし、“Ｌ′°レベルの
符号を負電位にする。そして、”　Ｌ　”レベルの符号
が入力するときダイナミックバレルシフタは放電を行う
。

本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の態様で実施し得るものであ
る。

［発明の効果］以上説明したように本発明によれは、２追打号系列から
なるデータを並列入力するデータ入力部と、該入力部で
入力されたデータを所定のビット数シフトするデータシ
フト部と、該シフト部でシフトされたデータを並列出力
するシフトデータ出力部と、前記データの入力に先立ち
予め前記データシフト部及び前記シフトデータ出力部の
データ伝播路をチャージするプリチャージ部とを備えた
ダイナミックバレルシフタにおいて、前記プリチャージ
部は、電源から第１導電制御体を介して前記データシフ
ト部のデータ伝播路に電源電圧より低い電位を印加する
第１電源電圧印加回路と、電源から第２導電制御体を介
して前記シフトデータ出力部の入力側のデータ伝播路に
電源電圧に等しい電位を印加する第２電源電圧印加回路
とを備え、前記シフトデータ出力部はスレッショルド電
圧が電源電圧の半分より高く設定されたセンスインバタ
を前記シフトデータを形成する２追打号の伝播路ごとに
設けたので、入力データをシフトして出力するときノく
ツクゲート効果の影響を受けることなく動作マージンを
充分に得ることができ、チャージシェア及びノイズ並び
にカップリングなどにより誤動作を生ずることな〈従来
と同様に高速動作が可能であり、かつ大幅にサイズが大
きくなること無く、また消費電力が少なくて済み経済的
である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるダイナミックバレル
シフタのハードウェアの構成図、第２図乃至第５図は従
来技術を示し、第２図はハードウェアの構成図、第３図は第１図及び第２図に示すダイナミックバレルシ
フタの動（ヤを示すタイミンクチャート、第４図は第１
図及び第２図に示すタイナミ・・ツクバレルシフタにお
ける入力符号のンフト結果の説明図、第５図（ａ＞は第２図に示すダイナミックバレルシフタ
に用いられるＮｃｈのトランスファーゲートの構成図、第５図（ｂ）はデータ伝播路を電源電位までプリチャー
ジする場合のパストランジスタの構成図である。２ａ乃至２ｄ・・クロックドインバータ３・第１セレク
タ部　　　４・・プリチャージ回路５・・・第２セレク
タ部６ａ、Ｊ１７至６ｈ・・出力インバータ２２ａ乃至２２
ｈ・・センスインバータ２３・・・Ｐｃｈプリチャージ
回路２４ａ乃至２４ｇ・ＰチャネルＭＯ３型ＦＥＴトランジ
スタ

Claims

【特許請求の範囲】

（１）２進符号系列からなるデータを並列入力するデー
タ入力部と、該入力部で入力されたデータを所定のビッ
ト数シフトするデータシフト部と、該シフト部でシフト
されたデータを並列出力するシフトデータ出力部と、前
記データの入力に先立ち予め前記データシフト部及び前
記シフトデータ出力部のデータ伝播路をチャージするプ
リチャージ部とを備えたダイナミックバレルシフタにお
いて、前記プリチャージ部は、電源から第１導電制御体
を介して前記データシフト部のデータ伝播路に電源電圧
より低い電位を印加する第１電源電圧印加回路と、電源
から第２導電制御体を介して前記シフトデータ出力部の
入力側のデータ伝播路に電源電圧に等しい電位を印加す
る第２電源電圧印加回路とを備え、前記シフトデータ出
力部はスレッショルド電圧が電源電圧の半分より高く設
定されたセンスインバータを前記シフトデータを形成す
る２進符号の伝播路ごとに設けたことを特徴とするダイ
ナミックバレルシフタ。
（２）第１電源電圧印加回路の第１導電制御体はバック
ゲート効果が生じるＮチャネルトランジスタであり、第
２電源電圧印加回路の第２導電制御体はバックゲート効
果が生じないＰチャネルトランジスタであることを特徴
とする請求項（１）記載のダイナミックバレルシフタ。