CN114629469A - 动态d触发器、寄存器、芯片和执行比特币挖矿的装置 - Google Patents

动态d触发器、寄存器、芯片和执行比特币挖矿的装置 Download PDF

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CN114629469A CN202011428628.3A CN202011428628A CN114629469A CN 114629469 A CN114629469 A CN 114629469A CN 202011428628 A CN202011428628 A CN 202011428628A CN 114629469 A CN114629469 A CN 114629469A
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田文博
范志军
许超
薛可
杨作兴
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Abstract

本公开涉及一种动态D触发器、寄存器、芯片和执行比特币挖矿的装置。提供一种动态D触发器，包括：输入端，用于接收输入数据；输出端，用于提供输出数据来响应所述输入数据；时钟信号端，用于接收时钟信号；第一锁存单元，用于锁存来自输入端的输入数据并在时钟信号的控制下传输所述输入数据；以及第二锁存单元，用于锁存来自第一锁存单元的数据并在时钟信号的控制下传输第一锁存单元锁存的数据；其中，第一锁存单元和第二锁存单元依次串联连接在输入端和输出端之间；以及其中，输出端被配置为将来自第二锁存单元的数据作为输出数据输出。

Description

动态D触发器、寄存器、芯片和执行比特币挖矿的装置
技术领域
本公开总体而言涉及一种动态D触发器、寄存器、芯片和执行比特币挖矿的装置。
背景技术
比特币是一种P2P(Peer-to-Peer)形式的虚拟加密数字货币，其独特之处在于，不依靠特定货币机构发行，而是依据特定算法通过大量运算来产生。比特币交易使用由整个P2P网络中众多节点构成的分布式数据库来确认并记录所有的交易行为，并且利用密码学设计来确保安全性。
比特币矿工过去是通过CPU产品来挖矿。但是，由于挖矿是运算密集型应用，并且随着挖矿人数的逐渐增加以及提升设备性能的难度的逐渐增加，现在使用CPU挖矿已近乎毫无利益，甚至是负利益。如今，矿工大都开始采用利用专用芯片(ASIC)或者现场可编程门阵列(FPGA)等的矿机设备，以提高挖矿的效率。
使用矿机来进行比特币挖矿的核心是根据矿机计算SHA-256的运算能力来获得奖励。对于矿机而言，芯片尺寸、芯片运行速度和芯片功耗是决定矿机性能的至关重要的三个因素，其中，芯片尺寸决定芯片成本，芯片运行的速度决定矿机运行速度，即算力，芯片功耗决定耗电程度，即挖矿成本。在实际应用中，衡量矿机最为重要的性能指标是单位算力所消耗的功率，即功耗算力比。
挖矿过程需要进行大量重复性的逻辑计算，这需要用到大量的D触发器。D触发器选择不当则会导致芯片面积增大、运算速度变慢以及耗电增大，最终导致矿机功耗算力比变差。
D触发器本身的应用非常广泛，可以用作数字信号的寄存、移位寄存、分频和波形发生器等。D触发器具有数据(D)和时钟(CLK)两个输入，具有一个输出(Q)，可以将数据写入到D触发器中或者从D触发器中读取数据。
传统的D触发器中包括的PMOS晶体管和NMOS晶体管的数量较多，这会在芯片上占据较大的面积，并且相应地带来较大的功耗。因此，存在对包括较少晶体管的简化D触发器的需要，以减小芯片面积和降低功耗。
发明内容
为了解决上述问题，本发明提供了一种用于计算设备的简化的动态D触发器以及包括多个并联连接的动态D触发器的寄存器，从而有效地减小面积和降低功耗。
根据本公开的第一方面，提供了一种动态D触发器，包括：输入端，用于接收输入数据；输出端，用于提供输出数据来响应所述输入数据；时钟信号端，用于接收时钟信号；第一锁存单元，用于锁存来自输入端的输入数据并在时钟信号的控制下传输所述输入数据；以及第二锁存单元，用于锁存来自第一锁存单元的数据并在时钟信号的控制下传输第一锁存单元锁存的数据；其中，第一锁存单元和第二锁存单元依次串联连接在输入端和输出端之间；以及其中，输出端被配置为将来自第二锁存单元的数据作为输出数据输出。
根据本公开的第二方面，提供了一种寄存器，包括：多个输入端，用于接收输入数据；多个输出端，用于输出数据；时钟信号端，用于接收外部时钟信号；时钟缓冲器，用于基于所述外部时钟信号向多个动态D触发器提供控制时钟信号，所述控制时钟信号包括第一时钟信号及第二时钟信号，所述第一时钟信号与所述第二时钟信号反相，多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在所述控制时钟信号的控制下锁存和/或读出数据，其中所述动态D触发器是如上所述的动态D触发器。
根据本公开的第三方面，提供了一种芯片，包括如上所述的动态D触发器或者如上所述的寄存器。
根据本公开的第四方面，提供了一种用于执行比特币挖矿算法的装置，包括如上所述的芯片。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了根据本发明的一个实施例的动态D触发器；
图2示出了根据本发明的一个实施例的用于动态D触发器的时钟缓冲器；
图3示出了根据本发明的一个实施例的含有时钟控制的动态D触发器；
图4A和图4B分别示出了根据本发明的一个实施例的动态D触发器的电路示意图；
图5示出根据图4A和图4B所示的动态D触发器的电路时序图；
图6A和图6B分别示出了根据本发明的一个实施例的变体的动态D触发器的电路示意图；
图7示出根据图6A和图6B所示的动态D触发器的电路时序图；
图8A-图8D分别示出了根据本发明的另一个实施例的动态D触发器的电路示意图；
图9示出根据图8A-图8D所示的动态D触发器的电路时序图；
图10示出包括多个并联连接的动态D触发器的寄存器。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的电路和方法是以示例性的方式示出，来说明本公开中的电路或方法的不同实施例，而并非意图限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本发明的示例性方式，而不是穷尽的方式。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
用于挖掘虚拟货币的计算设备在挖矿过程中需要进行大量重复性的逻辑计算，这需要大量的D触发器进行数据存储，因此D触发器的性能直接影响了计算芯片的性能，包括芯片面积、功耗、运算速度等。
动态D触发器相对于静态D触发器减少了用于保持工作状态的正反馈电路，因此电路结构会大幅度简化。这样既减小了芯片面积，又能降低功耗。传统的动态D触发器通常包括输入驱动单元、两级锁存单元和输出驱动单元。本申请人在先前提交的专利文献CN111600577A中提出了一种新型动态D触发器，其省略了输入驱动单元，以减小芯片面积和降低功耗。为了进一步减小芯片面积和降低功耗，本发明针对驱动负载较小的应用环境，提出一种更简化的动态D触发器，只包括两级锁存单元，不包括输出驱动单元。由于省略了输出驱动单元，可以进一步有效地减小芯片面积，降低功耗，这对于使用大量动态D触发器的虚拟货币计算设备来说十分重要。
图1示出了根据本发明的一个实施例的动态D触发器。该动态D触发器100包括：输入端101，用以接收输入数据；输出端102，用于提供输出数据来响应该输入数据；时钟信号端103，用于接收时钟信号；第一锁存单元104，用于锁存来自输入端101的输入数据并在时钟信号的控制下传输输入数据；第二锁存单元105，用于锁存来自第一锁存单元104的数据并在时钟信号的控制下传输第一锁存单元104锁存的数据，其中，第一锁存单元104、第二锁存单元105依次串联连接在输入端101和输出端102之间，并且其中，输出端102被配置为将来自第二锁存单元105的数据作为输出数据输出。
图2示出了用于提供动态D触发器的时钟信号的时钟缓冲器。该时钟缓冲器200由两级串联连接的反相器201、202组成，反相器201、202分别产生用于控制动态D触发器的时钟信号CLKN和与时钟信号CLKN反相的时钟信号CLKP。时钟缓冲器200对输入的时钟信号CK进行缓冲，并且向动态D触发器提供时钟信号CLKN以及时钟信号CLKP。作为非限制性示例，在图2中仅示出了2个反相器。当然，时钟缓冲器200可以包括更多个反相器。
图3示出了含有时钟控制的动态D触发器300。如图3所示，时钟信号CK通过时钟缓冲器301缓冲后向动态D触发器300提供时钟信号CLKN、CLKP。
图4A示出了根据本发明的一个实施例的动态D触发器的电路示意图。动态D触发器400可以包括第一锁存单元405和第二锁存单元404。在作为动态D触发器400的输入端的节点401处，第一锁存单元405可以接收输入数据；在作为第一锁存单元405的输出端的节点402处，第一锁存单元405可以将由第一锁存单元405锁存的数据传输到第二锁存单元404；在作为第二锁存单元404的输出端的节点403处，第二锁存单元404可以提供输出数据。
在图4A所示的实施例中，第一锁存单元405可以是传输门。如图4A所示，第一锁存单元405可以包括第三PMOS晶体管410和第三NMOS晶体管411，其中，第三PMOS晶体管410和第三NMOS晶体管411可以并联连接在动态D触发器400的输入端和第一锁存单元405的输出端之间。
如图4A所示，第三PMOS晶体管410的源极和第三NMOS晶体管411的源极可以连接在一起，以形成第一锁存单元405的输入端；第三PMOS晶体管410的漏极和第三NMOS晶体管411的漏极可以连接在一起，以形成第一锁存单元405的输出端。第三PMOS晶体管410的栅极可以由时钟信号CLKP控制，第三NMOS晶体管411的栅极可以由时钟信号CLKN控制。
当CLKN为低电平时，CLKP为高电平，第三PMOS晶体管410和第三NMOS晶体管411均处于非导通状态。此时，第一锁存单元405的输入端和输出端之间呈高阻状态，第一锁存单元405截止，节点401处的输入数据不能通过第一锁存单元405。当CLKN为高电平时，CLKP为低电平，第三PMOS晶体管410和第三NMOS晶体管411中的至少一个处于导通状态。此时，第一锁存单元405导通，节点401处的输入数据通过第一锁存单元405传输到节点402，改写节点402处的数据。
作为替代实施例，因为传输门可以是对称的，所以传输门的晶体管的源极和漏极可以互换。即，第三PMOS晶体管410的漏极和第三NMOS晶体管411的漏极可以连接在一起，以形成第一锁存单元405的输入端；第三PMOS晶体管410的源极和第三NMOS晶体管411的源极可以连接在一起，以形成第一锁存单元405的输出端。
但是，在一些情况下，例如当传输门的晶体管的源极和衬底连接在一起时，传输门的晶体管的源极和漏极不可互换。
在图4A所示的实施例中，第二锁存单元404可以是三态门。如图4A所示，第二锁存单元404可以包括第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409，其中，第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409依次串联连接在电源VDD和地GND之间。
如图4A所示，第一PMOS晶体管406的源极可以连接至电源VDD，第二PMOS晶体管407的源极可以连接至第一PMOS晶体管406的漏极，第一NMOS晶体管408的漏极可以连接至第二PMOS晶体管407的漏极，第二NMOS晶体管409的漏极可以连接至第一NMOS晶体管408的源极，第二NMOS晶体管409的源极可以连接至地GND，其中，第二PMOS晶体管407的漏极和第一NMOS晶体管408的漏极可以连接在一起，以形成第二锁存单元404的输出端。第一PMOS晶体管406的栅极和第二NMOS晶体管409的栅极可以连接在一起，以形成第二锁存单元404的输入端。该输入端连接到第一锁存单元405的输出端，从而第一PMOS晶体管406的栅极和第二NMOS晶体管409的栅极可以由第一锁存单元405的输出控制。第二PMOS晶体管407的栅极可以由时钟信号CLKN控制，第一NMOS晶体管408的栅极可以由时钟信号CLKP控制。
当CLKN为低电平时，CLKP为高电平，第二PMOS晶体管407与第一NMOS晶体管408均处于导通状态。此时，第二锁存单元404处于导通状态，将节点402处的数据反相传输到节点403，以改写节点403处的数据。当CLKN为高电平时，CLKP为低电平，第二PMOS晶体管407与第一NMOS晶体管408均处于非导通状态。此时，第二锁存单元404呈高阻状态，在节点402处由第一锁存单元405输出的数据不能通过第二锁存单元404。由于节点402处的数据不能通过第二锁存单元404，节点402处的数据则可以被锁存在节点402，保持原来的状态，起到数据寄存的作用。
如图4A所示，动态D触发器400省去了输出驱动单元，动态D触发器400的输出端被配置为将来自第二锁存单元404的数据作为输出数据输出。由于第二锁存单元404的反相作用，因此动态D触发器400的在节点403处的输出数据与节点401处的输入数据反相。
相比于传统的包括输出驱动单元的动态D触发器，如图4A所示的动态D触发器省去了输出驱动单元的晶体管，仅需6个晶体管，大幅度减小了芯片面积。由于减少了一级反相器输出级，功耗也会降低。该有利的技术效果同样适用于之后图4B和图6A-图6B所示的动态D触发器。
因为如图4A所示的动态D触发器省去了输出驱动单元，负载由三态门来驱动，所以特别适合于不需要大的驱动负载的情况。
图4B示出了根据本发明的一个实施例的动态D触发器的电路示意图。
在图4B所示的实施例中，第一锁存单元405可以是传输门。如图4B所示，第一锁存单元405可以包括第三PMOS晶体管410和第三NMOS晶体管411，其中，第三PMOS晶体管410和第三NMOS晶体管411可以并联连接在动态D触发器400的输入端和第一锁存单元405的输出端之间。
如图4B所示，第三PMOS晶体管410的源极和第三NMOS晶体管411的源极可以连接在一起，以形成第一锁存单元405的输入端；第三PMOS晶体管410的漏极和第三NMOS晶体管411的漏极可以连接在一起，以形成第一锁存单元405的输出端。第三PMOS晶体管410的栅极可以由时钟信号CLKP控制，第三NMOS晶体管411的栅极可以由时钟信号CLKN控制。
当CLKN为低电平时，CLKP为高电平，第三PMOS晶体管410和第三NMOS晶体管411均处于非导通状态。此时，第一锁存单元405的输入端和输出端之间呈高阻状态，第一锁存单元405截止，节点401处的输入数据不能通过第一锁存单元405。当CLKN为高电平时，CLKP为低电平，第三PMOS晶体管410和第三NMOS晶体管411中的至少一个处于导通状态。此时，第一锁存单元405导通，节点401处的输入数据通过第一锁存单元405传输到节点402，改写节点402处的数据。
作为替代实施例，因为传输门可以是对称的，所以传输门的晶体管的源极和漏极可以互换。即，第三PMOS晶体管410的漏极和第三NMOS晶体管411的漏极可以连接在一起以形成第一锁存单元405的输入端；第三PMOS晶体管410的源极和第三NMOS晶体管411的源极可以连接在一起以形成第一锁存单元405的输出端。
但是，在一些情况下，例如当传输门的晶体管的源极和衬底连接在一起时，传输门的晶体管的源极和漏极不可互换。
在图4B所示的实施例中，第二锁存单元404可以是三态门。如图4B所示，第二锁存单元404可以包括第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409，其中，第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409依次串联连接在电源VDD和地GND之间。
如图4B所示，第一PMOS晶体管406的源极可以连接至电源VDD，第二PMOS晶体管407的源极可以连接至第一PMOS晶体管406的漏极，第一NMOS晶体管408的漏极可以连接至第二PMOS晶体管407的漏极，第二NMOS晶体管409的漏极可以连接至第一NMOS晶体管408的源极，第二NMOS晶体管409的源极可以连接至地GND，其中，第二PMOS晶体管407的漏极和第一NMOS晶体管408的漏极可以连接在一起，以形成第二锁存单元404的输出端。第二PMOS晶体管407的栅极和第一NMOS晶体管408的栅极可以连接在一起，以形成第二锁存单元404的输入端。该输入端连接到第一锁存单元405的输出端，从而第二PMOS晶体管407的栅极和第一NMOS晶体管408的栅极可以由第一锁存单元405的输出控制。第一PMOS晶体管406的栅极可以由时钟信号CLKN控制，第二NMOS晶体管409的栅极可以由时钟信号CLKP控制。
当CLKN为低电平时，CLKP为高电平，第一PMOS晶体管406与第二NMOS晶体管409均处于导通状态。此时，第二锁存单元404处于导通状态，将节点402的数据反相传输到节点403，以改写节点403的数据。当CLKN为高电平时，CLKP为低电平，第一PMOS晶体管406与第二NMOS晶体管409均处于非导通状态。此时，第二锁存单元404呈高阻状态，在节点402处由第一锁存单元405输出的数据不能通过第二锁存单元404。由于节点402处的数据不能通过第二锁存单元404，节点402处的数据则可以被锁存在节点402，保持原来的状态，起到数据寄存的作用。
如图4B所示，动态D触发器400省去了输出驱动单元，动态D触发器400的输出端被配置为将来自第二锁存单元404的数据作为输出数据输出。由于第二锁存单元404的反相作用，因此动态D触发器400在节点403处的输出数据与节点401处的输入数据反相。
图4B所示的动态D触发器为图4A所示的动态D触发器的变体，区别在于第二锁存单元404中时钟控制的晶体管位置不同。
图5示出根据图4A和图4B所示的上升沿有效的动态D触发器的电路时序图。以下根据动态D触发器的工作原理结合图5进行具体说明。
如图5所示，当CK为低电平时，CLKP为低电平，CLKN为高电平。对于如图4A所示的动态D触发器，此时，第一锁存单元405处于导通状态，动态D触发器400的输入端的输入数据通过第一锁存单元405存储到节点402处。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于非导通状态，第二锁存单元404呈高阻状态，节点402处的数据不能通过第二锁存单元404。节点403处的数据可以被锁存在节点403处，保持原来的状态，起到数据寄存的作用。此时，动态D触发器400的输出保持原来的状态。
接下来，如图5所示，当CK的上升沿来临时，CLKP跳变为高电平，CLKN跳变为低电平。对于如图4A所示的动态D触发器，此时，第一锁存单元405处于非导通状态，输入端处的输入数据无法通过第一锁存单元405，节点402处的数据保持原来的状态。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于导通状态，第二锁存单元404导通，将节点402处的数据反相传输到节点403并且输出。由此可见，当时钟信号CK的上升沿来临时，动态D触发器的输出状态发生变化。由于第二锁存单元404的反相作用，因此动态D触发器400在节点403处的输出数据与动态D触发器400的在节点401处的输入数据反相。因此，如图5所示，在CK的上升沿来临时，当输入端D为1时，输出端QN跳变为0；当输入端D为0时，输出端QN跳变为1。
如图5所示，当CK为低电平时，CLKP为低电平，CLKN为高电平。对于如图4B所示的动态D触发器，此时，第一锁存单元405处于导通状态，动态D触发器400的输入端的输入数据通过第一锁存单元405存储到节点402处。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于非导通状态，第二锁存单元404呈高阻状态，节点402处的数据不能通过第二锁存单元404。节点403处的数据可以被锁存在节点403处，保持原来的状态，起到数据寄存的作用。此时，动态D触发器400的输出保持原来的状态。
接下来，如图5所示，当CK的上升沿来临时，CLKP跳变为高电平，CLKN跳变为低电平。对于如图4B所示的动态D触发器，此时，第一锁存单元405处于非导通状态，输入端处的输入数据无法通过第一锁存单元405，节点402处的数据保持原来的状态。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于导通状态，第二锁存单元404导通，将节点402处的数据反相传输到节点403并且输出。由此可见，当时钟信号CK的上升沿来临时，动态D触发器的输出状态发生变化。由于第二锁存单元404的反相作用，因此动态D触发器400的在节点403处的输出数据与动态D触发器400的在节点401处的输入数据反相。因此，如图5所示，在CK的上升沿来临时，当输入端D为1时，输出端QN跳变为0；当输入端D为0时，输出端QN跳变为1。
可以通过将动态D触发器的时钟控制信号互换位置来实现下降沿有效的动态D触发器。例如，对于如图4A所示的电路，第一锁存单元405的第三PMOS晶体管410的栅极改为由CLKN控制，第一锁存单元405的第三NMOS晶体管411的栅极改为由CLKP控制，第二锁存单元404的第二PMOS晶体管407的栅极改为由CLKP控制，第二锁存单元404的第一NMOS晶体管408的栅极改为由CLKN控制，所得到的作为变体的电路如图6A所示。对于如图4B所示的电路，第一锁存单元405的第三PMOS晶体管410的栅极改为由CLKN控制，第一锁存单元405的第三NMOS晶体管411的栅极改为由CLKP控制，第二锁存单元404的第一PMOS晶体管406的栅极改为由CLKP控制，第二锁存单元404的第二NMOS晶体管409的栅极改为由CLKN控制，所得到的作为变体的电路如图6B所示。图7示出图6A和图6B所示的下降沿有效的动态D触发器的时序图。
如图7所示，当CK为高电平时，CLKP为高电平，CLKN为低电平。对于如图6A和图6B所示的动态D触发器，此时，第一锁存单元405处于导通状态，动态D触发器400的输入端的输入数据通过第一锁存单元405存储到节点402处。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于非导通状态，第二锁存单元404呈高阻状态，节点402处的数据不能通过第二锁存单元404。节点403处的数据可以被锁存在节点403处，保持原来的状态，起到数据寄存的作用。此时，动态D触发器400的输出保持原来的状态。
接下来，如图7所示，当CK的下降沿来临时，CLKP跳变为低电平，CLKN跳变为高电平。对于如图6A和图6B所示的动态D触发器，此时，第一锁存单元405处于非导通状态，输入端处的输入数据无法通过第一锁存单元405，节点402处的数据保持原来的状态。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于导通状态，第二锁存单元404导通，将节点402处的数据反相传输到节点403并且输出。由此可见，当时钟信号CK的下降沿来临时，动态D触发器的输出状态发生变化。由于第二锁存单元404的反相作用，因此动态D触发器400的在节点403处的输出数据与动态D触发器400的在节点401处的输入数据反相。因此，如图7所示，在CK的下降沿来临时，当输入端D为1时，输出端QN跳变为0；当输入端D为0时，输出端QN跳变为1。
图8A-图8D示出了根据本发明的另一个实施例的动态D触发器的电路示意图。与如图4A-图4B和图6A-图6B所示的包括作为传输门的第一锁存单元405和作为三态门的第二锁存单元404的动态D触发器不同，如图8A-图8D所示的电路中动态D触发器的第一锁存单元412和第二锁存单元404可以均为三态门。
图8A示出了根据本发明的一个实施例的动态D触发器的电路示意图。动态D触发器400可以包括第一锁存单元412和第二锁存单元404。在作为动态D触发器400的输入端的节点401处，第一锁存单元412可以接收输入数据；在作为第一锁存单元412的输出端的节点402处，第一锁存单元412可以将由第一锁存单元412锁存的数据传输到第二锁存单元404；在作为第二锁存单元404的输出端的节点403处，第二锁存单元404可以提供输出数据。
在图8A所示的实施例中，第一锁存单元412可以是三态门。如图8A所示，第一锁存单元412可以包括第四PMOS晶体管413、第五PMOS晶体管414、第四NMOS晶体管415以及第五NMOS晶体管416，其中，第四PMOS晶体管413、第五PMOS晶体管414、第四NMOS晶体管415以及第五NMOS晶体管416依次串联连接在电源VDD和地GND之间。
如图8A所示，第四PMOS晶体管413的源极可以连接至电源VDD，第五PMOS晶体管414、的源极可以连接至第四PMOS晶体管413的漏极，第四NMOS晶体管415的漏极可以连接至第五PMOS晶体管414的漏极，第五NMOS晶体管416的漏极可以连接至第四NMOS晶体管415的源极，第五NMOS晶体管416的源极可以连接至地GND，其中，第五PMOS晶体管414的漏极和第四NMOS晶体管415的漏极可以连接在一起，以形成第一锁存单元412的输出端。第四PMOS晶体管413的栅极和第五NMOS晶体管416的栅极可以连接在一起，以形成第一锁存单元412的输入端，接收来自输入端的输入数据，从而第四PMOS晶体管413的栅极和第五NMOS晶体管416的栅极可以由输入数据控制。第五PMOS晶体管414的栅极可以由时钟信号CLKP控制，第四NMOS晶体管415的栅极可以由时钟信号CLKN控制。
当CLKN为低电平时，CLKP为高电平，第五PMOS晶体管414与第四NMOS晶体管415均处于非导通状态。此时，第一锁存单元412呈高阻状态，在节点401处的输入数据不能通过第一锁存单元412。当CLKN为高电平时，CLKP为低电平，第五PMOS晶体管414与第四NMOS晶体管415均处于导通状态。此时，第一锁存单元412处于导通状态，将节点401处的输入数据反相传输到节点402，以改写节点402处的数据。
类似地，第二锁存单元404也可以是三态门。如图8A所示，第二锁存单元404可以包括第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409，其中，第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409依次串联连接在电源VDD和地GND之间。
如图8A所示，第一PMOS晶体管406的源极可以连接至电源VDD，第二PMOS晶体管407的源极可以连接至第一PMOS晶体管406的漏极，第一NMOS晶体管408的漏极可以连接至第二PMOS晶体管407的漏极，第二NMOS晶体管409的漏极可以连接至第一NMOS晶体管408的源极，第二NMOS晶体管409的源极可以连接至地GND，其中，第二PMOS晶体管407的漏极和第一NMOS晶体管408的漏极可以连接在一起，以形成第二锁存单元404的输出端。第一PMOS晶体管406的栅极和第二NMOS晶体管409的栅极可以连接在一起，以形成第二锁存单元404的输入端。该输入端连接到第一锁存单元412的输出端，从而第一PMOS晶体管406的栅极和第二NMOS晶体管409的栅极可以由第一锁存单元412的输出控制。第二PMOS晶体管407的栅极可以由时钟信号CLKN控制，第一NMOS晶体管408的栅极可以由时钟信号CLKP控制。
当CLKN为低电平时，CLKP为高电平，第二PMOS晶体管407与第一NMOS晶体管408均处于导通状态。此时，第二锁存单元404处于导通状态，将节点402处的数据反相传输到节点403，以改写节点403处的数据。当CLKN为高电平时，CLKP为低电平，第二PMOS晶体管407与第一NMOS晶体管408均处于非导通状态。此时，第二锁存单元404呈高阻状态，在节点402处由第一锁存单元412输出的数据不能通过第二锁存单元404。由于节点402处的数据不能通过第二锁存单元404，节点402处的数据则可以被锁存在节点402，保持原来的状态，起到数据寄存的作用。
如图8A所示，动态D触发器400省去了输出驱动单元，动态D触发器400的输出端被配置为将来自第二锁存单元404的数据作为输出数据输出。由于第一锁存单元412和第二锁存单元404的反相作用，因此动态D触发器400在节点403处的输出数据与节点401处的输入数据同相。
相比于传统的包括输出驱动单元的动态D触发器，如图8A的动态D触发器省去了输出驱动单元的晶体管，仅需8个晶体管。虽然多于如图4A-图4B和图6A-图6B所示的动态D触发器的晶体管数量，但仍可大幅度减小芯片面积。由于减少了一级反相器输出级，功耗也会降低。该有利的技术效果同样适用于之后图8B-图8D所示的动态D触发器。
图8B示出了作为图8A所示的动态D触发器的变体的动态D触发器的电路示意图。
如图8B所示的动态D触发器的第一锁存单元412与如图8A所示的动态D触发器的第一锁存单元412相同，在此不再详述。
如图8B所示的动态D触发器的第二锁存单元404与如图8A所示的动态D触发器的第二锁存单元404不同之处在于对第一PMOS晶体管406、第二PMOS晶体管407、第一NMOS晶体管408以及第二NMOS晶体管409的栅极的控制。具体而言，在图8B所示的动态D触发器的第二锁存单元404中，第二PMOS晶体管407的栅极和第一NMOS晶体管408的栅极可以连接在一起，以形成第二锁存单元404的输入端，该输入端连接到第一锁存单元405的输出端，从而第二PMOS晶体管407的栅极和第一NMOS晶体管408的栅极可以由第一锁存单元405的输出控制；第一PMOS晶体管406的栅极可以由时钟信号CLKN控制，第二NMOS晶体管409的栅极可以由时钟信号CLKP控制。
当CLKN为低电平时，CLKP为高电平，第一PMOS晶体管406与第二NMOS晶体管409均处于导通状态。此时，第二锁存单元404处于导通状态，将节点402处的数据反相传输到节点403，以改写节点403处的数据。当CLKN为高电平时，CLKP为低电平，第一PMOS晶体管406与第二NMOS晶体管409均处于非导通状态。此时，第二锁存单元404呈高阻状态，在节点402处由第一锁存单元412输出的数据不能通过第二锁存单元404。由于节点402处的数据不能通过第二锁存单元404，节点402处的数据则可以被锁存在节点402，保持原来的状态，起到数据寄存的作用。
类似于如图8A所示的动态D触发器，如图8B所示动态D触发器在节点403处的输出数据与节点401处的输入数据同相。
图8C示出了作为图8A所示的动态D触发器的变体的动态D触发器的电路示意图。
如图8C所示的动态D触发器的第二锁存单元404与如图8A所示的动态D触发器的第二锁存单元404相同，在此不再详述。
如图8C所示的动态D触发器的第一锁存单元412与如图8A所示的动态D触发器的第一锁存单元412不同之处在于对第四PMOS晶体管413、第五PMOS晶体管414、第四NMOS晶体管415以及第五NMOS晶体管416的栅极的控制。具体而言，在图8C所示的动态D触发器的第一锁存单元412中，第五PMOS晶体管414的栅极和第四NMOS晶体管415的栅极可以连接在一起，以形成第一锁存单元412的输入端，接收来自输入端的输入数据，从而第五PMOS晶体管414的栅极和第四NMOS晶体管415的栅极可以由输入数据控制；第四PMOS晶体管413的栅极可以由时钟信号CLKP控制，第五NMOS晶体管416的栅极可以由时钟信号CLKN控制。
当CLKN为低电平时，CLKP为高电平，第四PMOS晶体管413与第五NMOS晶体管416均处于非导通状态。此时，第一锁存单元412呈高阻状态，在节点401处的输入数据不能通过第一锁存单元412。当CLKN为高电平时，CLKP为低电平，第四PMOS晶体管413与第五NMOS晶体管416均处于导通状态。此时，第一锁存单元412处于导通状态，将节点401处的输入数据反相传输到节点402，以改写节点402处的数据。
类似于如图8A所示的动态D触发器，如图8C所示动态D触发器在节点403处的输出数据与节点401处的输入数据同相。
图8D示出了作为图8A所示的动态D触发器的变体的动态D触发器的电路示意图。
如图8D所示的动态D触发器的第一锁存单元412与如图8C所示的动态D触发器的第一锁存单元412相同，在此不再详述。
如图8D所示的动态D触发器的第二锁存单元404与如图8B所示的动态D触发器的第二锁存单元404相同，在此不再详述。
类似于如图8A所示的动态D触发器，如图8D所示动态D触发器在节点403处的输出数据与节点401处的输入数据同相。
图9是图示根据图8A-图8D所示的动态D触发器的电路时序图。
在如图8A-图8D所示的动态D触发器中，当CK为低电平时，CLKP为低电平，CLKN为高电平。对于如图8A-图8D所示的动态D触发器，此时，第一锁存单元412处于导通状态，将动态D触发器400的输入端的输入数据反相并存储到节点402处。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于非导通状态，第二锁存单元404呈高阻状态，节点402处的数据不能通过第二锁存单元404。节点403处的数据可以被锁存在节点403处，保持原来的状态，起到数据寄存的作用。此时，动态D触发器400的输出保持原来的状态。
接下来，当CK的上升沿来临时，CLKP跳变为高电平，CLKN跳变为低电平。对于如图8A-图8D所示的动态D触发器，此时，第一锁存单元412呈高阻状态，输入端处的输入数据无法通过第一锁存单元412，节点402处的数据保持原来的状态。此时，第二锁存单元404中受时钟信号CLKN、CLKP控制的晶体管处于导通状态，第二锁存单元404导通并起到将其输入端数据反相的作用，将节点402处的数据反相传输到节点403并且输出。由此可见，当时钟信号CK的上升沿来临时，动态D触发器的输出状态发生变化。由于第一锁存单元412和第二锁存单元404的反相作用，因此动态D触发器400的在节点403处的输出数据与动态D触发器400的在节点401处的输入数据同相。因此，在CK的上升沿来临时，当输入端D为1时，输出端Q跳变为1；当输入端D为0时，输出端Q跳变为0。
可以通过将如图8A-图8D所示的上升沿有效的动态D触发器的时钟控制信号互换位置来实现下降沿有效的动态D触发器，类似于上文通过将如图4A-图4B所示的上升沿有效的动态D触发器的时钟控制信号互换位置来实现如图6A-图6B所示的下降沿有效的动态D触发器，在此不再详述。
图10示出包括多个并联连接的根据本发明实施例所述的动态D触发器的寄存器。如图10所示，寄存器1000包括多个并联连接的动态D触发器1001、时钟缓冲器1002、时钟信号端CK、多个输入端D(n)和多个输出端Q(n)，其中n代表n路输入/输出。多个输入端D(n)用于接收输入数据；多个输出端Q(n)用于输出数据；时钟信号端CK用于接收外部时钟信号；时钟缓冲器1002，用于基于外部时钟信号向多个动态D触发器提供控制时钟信号，控制时钟信号包括时钟信号CLKP和CLKN，时钟信号CLKP与时钟信号CLKN反相，多个动态D触发器1001并联连接在多个输入端和多个输出端之间，用于在控制时钟信号的控制下锁存和/或读出数据，其中，动态D触发器1001是根据本发明的实施例的结合图1-图9所述的动态D触发器。
通常独立的D触发器需要一个时钟缓冲器产生相互反相的时钟信号以控制该D触发器。如果为每个D触发器都配置独立的时钟缓冲器，则在需要使用多个D触发器的应用中，时钟缓冲器会耗费相当的芯片面积和功耗。为了解决这个问题，本发明中的一个时钟缓冲器同时驱动多个动态D触发器，可以有效地减小面积、降低功耗。本发明所要求保护的寄存器相比传统的寄存器进一步具有面积减小以及功率降低的优势。
本发明还提供一种比特币挖矿算法的装置，包括如上所述的动态D触发器或者如上所述的应用动态D触发器的寄存器。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
另外，在本公开的描述中，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性和顺序。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (19)

1.一种动态D触发器，其特征在于，包括：
输入端，用于接收输入数据；
输出端，用于提供输出数据来响应所述输入数据；
时钟信号端，用于接收时钟信号；
第一锁存单元，用于锁存来自输入端的输入数据并在时钟信号的控制下传输所述输入数据；以及
第二锁存单元，用于锁存来自第一锁存单元的数据并在时钟信号的控制下传输第一锁存单元锁存的数据；
其中，第一锁存单元和第二锁存单元依次串联连接在输入端和输出端之间；以及
其中，输出端被配置为将来自第二锁存单元的数据作为输出数据输出。
2.根据权利要求1所述的动态D触发器，其特征在于，所述第二锁存单元为三态门。
3.根据权利要求2所述的动态D触发器，其特征在于，所述第二锁存单元包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第二锁存单元的所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串联连接在电源和地之间。
4.根据权利要求3所述的动态D触发器，其特征在于，所述时钟信号包括第一时钟信号和第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
5.根据权利要求4所述的动态D触发器，其特征在于，所述第一锁存单元为传输门。
6.根据权利要求5所述的动态D触发器，其特征在于，所述传输门包括第三PMOS晶体管和第三NMOS晶体管，所述第三PMOS晶体管和所述第三NMOS晶体管并联连接在所述动态D触发器的所述输入端和所述传输门的输出端之间。
7.根据权利要求6所述的动态D触发器，其特征在于，
所述第一锁存单元的第三PMOS晶体管的栅极和所述第二锁存单元的第一NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的第三NMOS晶体管的栅极和所述第二锁存单元的第二PMOS晶体管的栅极由所述第二时钟信号控制，以及
所述第二锁存单元的所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极由所述第一锁存单元的输出控制。
8.根据权利要求6所述的动态D触发器，其特征在于，
所述第一锁存单元的第三PMOS晶体管的栅极和所述第二锁存单元的第二NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的第三NMOS晶体管的栅极和所述第二锁存单元的第一PMOS晶体管的栅极由所述第二时钟信号控制，以及
所述第二锁存单元的所述第二PMOS晶体管的栅极和所述第一NMOS晶体管的栅极由所述第一锁存单元的输出控制。
9.根据权利要求4所述的动态D触发器，其特征在于，所述第一锁存单元为三态门。
10.根据权利要求9所述的动态D触发器，其特征在于，所述第一锁存单元包括第四PMOS晶体管、第五PMOS晶体管、第四NMOS晶体管以及第五NMOS晶体管，所述第一锁存单元的所述第四PMOS晶体管、所述第五PMOS晶体管、所述第四NMOS晶体管以及所述第五NMOS晶体管依次串联连接在电源和地之间。
11.如权利要求10所述的动态D触发器，其特征在于，
所述第一锁存单元的所述第五PMOS晶体管的栅极和所述第二锁存单元的所述第一NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的所述第四NMOS晶体管的栅极和所述第二锁存单元的所述第二PMOS晶体管的栅极由所述第二时钟信号控制，
所述第一锁存单元的所述第四PMOS晶体管的栅极和所述第五NMOS晶体管的栅极由所述输入数据控制，以及
所述第二锁存单元的所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极由所述第一锁存单元的输出控制。
12.如权利要求10所述的动态D触发器，其特征在于，
所述第一锁存单元的所述第五PMOS晶体管的栅极和所述第二锁存单元的所述第二NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的所述第四NMOS晶体管的栅极和所述第二锁存单元的所述第一PMOS晶体管的栅极由所述第二时钟信号控制，
所述第一锁存单元的所述第四PMOS晶体管的栅极和所述第五NMOS晶体管的栅极由所述输入数据控制，以及
所述第二锁存单元的所述第二PMOS晶体管的栅极和所述第一NMOS晶体管的栅极由所述第一锁存单元的输出控制。
13.如权利要求10所述的动态D触发器，其特征在于，
所述第一锁存单元的所述第四PMOS晶体管的栅极和所述第二锁存单元的所述第一NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的所述第五NMOS晶体管的栅极和所述第二锁存单元的所述第二PMOS晶体管的栅极由所述第二时钟信号控制，
所述第一锁存单元的所述第四NMOS晶体管的栅极和所述第五PMOS晶体管的栅极由所述输入数据控制，以及
所述第二锁存单元的所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极由所述第一锁存单元的输出控制。
14.如权利要求10所述的动态D触发器，其特征在于，
所述第一锁存单元的所述第四PMOS晶体管的栅极和所述第二锁存单元的所述第二NMOS晶体管的栅极由所述第一时钟信号控制，
所述第一锁存单元的所述第五NMOS晶体管的栅极和所述第二锁存单元的所述第一PMOS晶体管的栅极由所述第二时钟信号控制，
所述第一锁存单元的所述第四NMOS晶体管的栅极和所述第五PMOS晶体管的栅极由所述输入数据控制，以及
所述第二锁存单元的所述第二PMOS晶体管的栅极和所述第一NMOS晶体管的栅极由所述第一锁存单元的输出控制。
15.根据权利要求4-14中任一项所述的动态D触发器，其特征在于，所述动态D触发器还包括时钟缓冲器，所述时钟缓冲器用于基于外部时钟信号生成所述第一时钟信号和所述第二时钟信号，其中，所述第一时钟信号与所述外部时钟信号同相或反相。
16.一种寄存器，其特征在于，包括：
多个输入端，用于接收输入数据；
多个输出端，用于输出数据；
时钟信号端，用于接收外部时钟信号；
时钟缓冲器，用于基于所述外部时钟信号向多个动态D触发器提供控制时钟信号，所述控制时钟信号包括第一时钟信号及第二时钟信号，所述第一时钟信号与所述第二时钟信号反相，多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在所述控制时钟信号的控制下锁存和/或读出数据，其中所述动态D触发器是根据权利要求1至14中的任一项所述的动态D触发器。
17.根据权利要求16所述的寄存器，其特征在于，所述第一时钟信号与所述外部时钟信号同相或反相。
18.一种芯片，其特征在于，包括根据权利要求1至16中的任一项所述的动态D触发器或者根据权利要求16至17中的任一项所述的寄存器。
19.一种用于执行比特币挖矿算法的装置，其特征在于，包括根据权利要求18所述的芯片。
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