CN106796813A - 时钟选通触发器 - Google Patents

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Abstract

本公开的多个方面提供数据存储电路(100,110)。该电路包括第一锁存器(120)、第二锁存器(130)以及时钟选通和缓冲电路(140)。该第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出，并且在该时钟信号处于第二状态时保持该中间输出，并且该第二锁存器被配置为响应于该中间输出和时钟信号而提供数据输出。该时钟选通和缓冲电路被配置为提供时钟信号并且在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。

Description

时钟选通触发器
相关申请的交叉引用
本公开要求于2014年08月27日提交的题为“EFFICIENT STANDARD FLIP-FLOP”的美国临时申请No.62/042,551以及于2014年12月05日提交的题为“CLOCK GATED STANDARDFF”的美国临时申请No.62/088,021的权益，上述申请通过引用全文结合于此。
背景技术
这里所提供的背景描述是出于在整体上给出本公开的环境的目的。就该背景描述部分中所描述的范围而言，当前署名发明人的工作以及该描述中在提交时并未以其它方式构成现有技术的多个方面既非明确也非隐含地认可其相对于本公开构成现有技术。
触发器或锁存器被普遍应用于各种集成电路(IC)中，诸如顺序逻辑电路、同步电路等。在一个示例中，用于处理计算机网络上的分组数据的处理器使用具有多个顺序处理级的管道架构来实施。触发器贯穿始终且在管道级之间被用来采样信号并且执行各种逻辑操作。例如，触发器被钟控以对各个逻辑操作进行同步。触发器的活动消耗处理器电路所消耗的电力中的相对大的部分。
发明内容
本公开的多个方面提供了一种数据存储电路。该电路包括第一锁存器、第二锁存器以及时钟选通和缓冲电路。该第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出，并且在该时钟信号处于第二状态时保持该中间输出，并且该第二锁存器被配置为响应于该中间输出和时钟信号而提供数据输出。该时钟缓冲电路被配置为向该第一锁存器和第二锁存器之一或二者提供时钟信号，并且在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。
根据本公开的一个方面，该时钟选通和缓冲电路被配置为将该中间输出与数据输出进行比较，并且基于该比较而抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。在一个实施例中，该时钟选通和缓冲电路包括比较电路，该比较电路被配置为将该第二锁存器的内部节点上的信号与该中间输出进行比较，该内部节点上的信号指示数据输出，并且该内部节点在从该中间输出至数据输出的信号路径之外。在一个示例中，该比较电路被配置为将该中间输出与数据输出进行比较，并且在该中间输出与数据输出相同时将该时钟信号维持在第一状态中。
在一个实施例中，该比较电路包括交叉耦合差分对，该交叉耦合差分对被配置为将该中间输出与数据输出进行比较。在一个示例中，该交叉耦合差分对被配置为基于该比较而关闭从时钟驱动反向器到接地端的电流路径，使得去往该第一锁存器和第二锁存器之一或二者的时钟信号被有选择地关闭。在一个示例中，该时钟缓冲电路由于增加了该交叉耦合差分对而与库中的标准触发电路相比有所修改。
本公开的多个方面提供了一种方法。该方法包括由时钟选通和缓冲电路向第一锁存器和第二锁存器提供时钟信号。该第一锁存器在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出，并且在该时钟信号处于第二状态时保持该中间输出，并且该第二锁存器响应于该中间输出和时钟信号而提供数据输出。另外，该方法包括在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。
本公开的多个方面提供了一种装置，该装置包括具有触发器电路的集成电路(IC)芯片。该触发器电路包括第一锁存器、第二锁存器以及时钟选通和缓冲电路。该第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向该第二锁存器提供中间输出，并且在该时钟信号处于第二状态时保持该中间输出，并且该第二锁存器被配置为响应于该中间输出和时钟信号而提供数据输出。该时钟选通和缓冲电路被配置为向该第一锁存器和第二锁存器之一或二者提供时钟信号，并且在该中间输出保持不变时抑制向该第一锁存器和第二锁存器之一或二者提供时钟信号。
附图说明
本公开作为示例所提出的各个实施例将参考以下附图进行详细描述，同样的附图标记指代同样的要素，其中：
图1示出了根据本公开实施例的电子设备示例100的框图；
图2示出了根据本公开实施例的触发器示例210的示意图；
图3示出了根据本公开实施例的波形示例300的图；和
图4示出了根据本公开实施例的网表示例400。
具体实施方式
图1示出了根据本公开实施例的电路示例100的框图。电路100包括多个触发器110-112，例如D型触发器，其中诸如触发器110的至少一个触发器由时钟选通从而节省电力。触发器110响应于时钟信号CLK进行操作，以对数据输入(D)进行采样，将该数据输入保持一段时间，并且生成数据输出(Q)。触发器110包括时钟选通和缓冲电路140，时钟选通和缓冲电路140被配置为缓冲时钟信号CLK并且有选择地提供用于控制触发器110的操作的时钟信号CKn和CKp。时钟信号CKn和CKp至少基于被提供至触发器110或经过触发器110的数据与从触发器110所输出的数据的比较而被选通，也就是说被供给或抑制，从而节省电力。
电路100可以是在电子设备中使用的任意适当电路。在一个实施例中，电路100是集成电路(IC)芯片，例如片上系统(SOC)或者SOC中的任意其它适当单元或模块。在不同实施例中，电路100包括集成在IC芯片上的各种电路组件，诸如数字电路、模拟电路、混合信号电路等。在一个示例中，电路100在用于处理计算机网络上的数据分组的分组处理器中使用。分组处理器适当地以管道架构实施，该管道架构包括管道级自身中的多个触发器以及耦合管道级以在管道级之间缓冲信号的触发器。触发器基于时钟信号进行同步，在一个实施例中，上述时钟信号诸如系统时钟。在一个示例中，该时钟信号可能为多个触发器服务。触发器110-112中的一个或多个根据触发器110的微架构进行配置从而节省电力。因此，在另一个示例中，电路100适当地在具有低功率要求的电池供电设备中使用，诸如智能电话、平板计算机等。在另一个实施例中，电路100在诸如网络交换机的高功耗设备中使用。
根据本公开的一个方面，触发器110包括第一锁存器电路120、第二锁存器电路130以及时钟选通和缓冲电路140。在图1的示例中，第一锁存器电路120和第二锁存器电路130耦合在一起以形成主-从类型的D触发器。时钟选通和缓冲电路140接收时钟信号CLK并且有选择地将时钟信号CKn和CKp提供至第一锁存器电路120和/或第二锁存器电路130从而控制触发器110的操作。
特别地，第一锁存器电路120被配置为接收数据输入(D)，基于时钟信号CKn和CKp而响应于数据输入(D)保持数据，并且根据第一锁存器电路120中所保持的数据提供中间输出(Qm)。类似地，第二锁存器电路130被配置为接收第一锁存器的中间输出(Qm)，基于时钟信号CKn和CKp而保持中间输出(Qm)，并且根据第二锁存器电路130中所保持的数据提供数据输出(Q)。
根据本公开的一个方面，时钟选通和缓冲电路140根据去往第一锁存器的数据输入(D)或者第一锁存器相对于数据输出(Q)状态的中间输出(Qm)的相应状态，有选择地提供时钟信号CKn和CKp以驱动第一锁存器和第二锁存器之一或二者，从而有选择地抑制第一锁存器120和第二锁存器130的状态转变并节省电力。特别地，时钟选通和缓冲电路140包括比较电路150，比较电路150被配置为接收两个输入A和B，将这两个输入A和B进行比较，随后基于该比较有选择地提供时钟信号CKn和CKp。在一个实施例中，两个输入A和B之一，诸如输入A，是中间输出(Qm)并且指示最近的数据输入。可选地，输入A来自于数据输入(D)自身。诸如输入B的其它输入是数据输出(Q)或等同于数据输出(Q)。注意，数据输出(Q)指示之前被输入并存储于触发器110中的数据。当两个输入A和B都是相同逻辑值时(例如，数据输入保持相同)，则时钟选通和缓冲电路140对时钟信号CKn和CKp进行抑制，由此抑制第一锁存器120和第二锁存器130的状态的相应变化，从而节省电力；并且当两个输入A和B为不同逻辑值时(例如，数据输入相对于数据输出有所变化)，则时钟选通和缓冲电路140基于时钟信号CLK而向第一锁存器和第二锁存器之一或二者提供时钟信号CKn和CKp，由此使能该锁存器以改变它们的相应状态、存储新的输入数据并且更新数据输出(Q)。
在一个实施例中，时钟信号CLK被反转从而生成时钟信号CKn，并且该时钟信号CKn进一步被反转以生成时钟信号CKp。在一个实施例中，时钟信号CKn和CKp以两种状态被提供至D触发器110。当时钟信号CKn为逻辑“1”并且时钟信号CKp为逻辑“0”时，时钟信号CKn和CKp以第一状态被提供至D触发器，并且当时钟信号CKn为逻辑“0”并且时钟信号CKp为逻辑“1”时，时钟信号CKn和CKp以第二状态被提供至D触发器。
在一个示例中，当时钟信号CKn和CKp处于第一状态时，时钟信号CKn和CKp使能第一锁存器电路120以接收数据输入并且响应于数据输入(D)提供中间输出(Qm)。另外，处于第一状态的时钟信号CKn和CKp允许第二锁存器130被锁定以保持第二锁存器130中所存储的值并且基于所存储的值提供数据输出(Q)。
另外，在一个示例中，在时钟信号CKn和CKp从第一状态变为第二状态时，第一锁存器120被时钟信号CKn和CKp锁定以保持所存储的数据，并且随后基于所存储的数据提供中间输出(Qm)，并且第二锁存器130被使能以接收该中间输出(Qm)，响应于该中间输出(Qm)缓冲数据，并且基于所缓冲的数据生成数据输出(Q)。
另外，在该示例中，当去往比较电路150的两个输入A和B具有相同逻辑值时，时钟信号CKn和CKp被选通，从而尽管在时钟信号CLK有所转变的情况下也保持在第一状态中。注意，当时钟信号CKn和CKp处于第一状态时，中间输出(Qm)响应于数据输入(D)的变化而有所变化。因此，当时钟信号CKn和CKp处于第一状态并且数据输入(D)发生变化时，中间输出(Qm)也发生变化以反映出输入数据(D)的逻辑值，并且可以不同于数据输出(Q)。因此，当数据输入(D)改变其逻辑值时，中间数据输出(Q)也发生变化并且时钟选通和缓冲电路140解除对时钟信号CKn和CKp的抑制，从而它们改变为第二状态而使得触发器110存储新的数据，并且更新数据输出(Q)以反映该新的数据输入。
图2示出了根据本公开实施例的触发器示例210的示意图。触发器210能够在电路100中被用作触发器110。在图2的示例中，触发器210是扫描使能触发器210，诸如D触发器。扫描使能触发器210被配置为接收数据输入(D)和扫描输入(SI)，并且基于扫描使能信号(SE)而选择数据输入(D)和扫描输入SI之一作为输入。如图2所示，扫描触发器210包括耦合在一起的第一锁存器电路220、第二锁存器电路230、时钟选通和缓冲电路240以及扫描控制缓冲电路260。
扫描控制缓冲电路260包括反向器INV7以接收扫描使能信号SE并且生成经反转的扫描使能信号SEb。扫描使能信号SE和经反转的扫描使能信号SEb被提供至第一锁存器电路220以选择适当输入，也就是处于操作模式时的数据输入或处于测试模式时的扫描输入。
时钟缓冲电路240接收时钟信号CLK，生成两个时钟信号CKn和CKp，并且将这两个时钟信号提供至第一锁存器电路220和第二锁存器电路230从而控制锁存器操作。
第一锁存器电路220和第二锁存器电路230在主-从类型的D触发器中耦合在一起。第一锁存器电路220接收数据输入D和扫描输入SI，并且基于扫描使能信号SE和经反转的扫描使能信号SEb选择数据输入D和扫描输入SI之一来驱动节点Db。此外，第一锁存器电路220在由时钟缓冲电路240所提供的时钟信号CKn和CKp的控制下响应于所选输入而存储数据，并且根据第一锁存器电路220中的所存储的数据来提供中间输出(Qm)。第二锁存器电路230接收中间输出(Qm)，在由时钟缓冲电路240所提供的时钟信号CKn和CKp的控制下响应于中间输出(Qm)而存储数据，并且根据第二锁存器电路230中的所存储的数据提供数据输出(Q)。
特别地，如图2所示，时钟选通和缓冲电路240包括耦合在一起的P型金属氧化物半导体(MOS)晶体管P9、N型MOS晶体管N9-N11以及反向器INV6。P型MOS晶体管P9与N型MOS晶体管N9耦合在一起以形成反向器INV 11，从而接收时钟信号CLK并且生成相对于时钟信号CLK被反转的时钟信号CKn。N型MOS晶体管N10和N11形成交叉耦合差分对250以将两个输入A和B进行比较。如图2中的节点COMP所示，交叉耦合差分对250耦合至N型MOS晶体管N9的源极。在一个实施例中，反向器INV6接收时钟信号CKn并且生成相对于CKn被反转的时钟信号CKp。
在图2的示例中，输入A是中间输出(Qm)并且输入B指示数据输出(Q)。可替换地，输入A在数据被提供至第一锁存器电路220的数据输入之前从中进行分流。当输入A和输入B二者为诸如逻辑“1”或逻辑“0”的相同值时，无论时钟信号CLK如何转变，时钟信号CKn都保持为高(例如，逻辑“1”)，而时钟信号CKp保持为低(例如，逻辑“0”)。当输入A不同于输入B时，时钟信号CKn和CKp响应于时钟信号CLK的转变而改变值。例如，时钟信号CKn从时钟信号CLK进行反转，并且时钟信号CKp与时钟信号CLK大致相同。
在一个实施例中，如图2所示，第一锁存器电路220包括耦合在一起的N型MOS晶体管N1-N6、P型MOS晶体管P1-P6以及反向器INV1-INV2。P型MOS晶体管P3和N型MOS晶体管N3耦合在一起以形成反向器INV8，从而接收扫描输入SI并且根据该扫描输入SI驱动节点Db。P型MOS晶体管P1-P2和N型MOS晶体管N1-N2耦合至反向器INV8，以基于扫描使能信号SE和SEb以及时钟信号CKn和CKp对反向器INV8进行控制。
P型MOS晶体管P6和N型MOS晶体管N6耦合在一起以形成反向器INV9，从而接收数据输入D并且根据该数据输入D驱动节点Db。P型MOS晶体管P4-P5和N型MOS晶体管N4-N5耦合至反向器INV9，从而基于扫描使能控制信号SE和SEb以及时钟信号CKn和CKp对反向器INV9进行控制。
反向器INV1和INV2形成耦合至节点Db的反馈回路，从而在节点Db锁存数据并且相应地驱动中间输出Qm。
根据本公开的一个方面，反向器INV8和INV9之一基于扫描使能信号SE和SEb而被选择。在一个示例中，当扫描使能信号SE为逻辑“1”时，经反转的扫描使能信号SEb为逻辑“0”，因此反向器INV9被选择为驱动节点Db；当扫描使能信号SE为逻辑“0”时，经反转的扫描使能信号SEb为逻辑“1”，因此反向器INV8被选择为驱动节点Db。
如图2所示，第二锁存器电路230包括耦合在一起的N型MOS晶体管N7-N8、P型MOS晶体管P7-P8以及反向器INV3-INV5。P型MOS晶体管P8和N型MOS晶体管N8耦合在一起以形成反向器INV10，从而接收中间输出Qm并且驱动节点IQ。P型MOS晶体管P7和N型MOS晶体管N7耦合至反向器INV10，以基于时钟信号CKn和CKp对反向器INV10进行控制。反向器INV4和INV5形成反馈回路以在节点IQ锁存数据。反向器INV3对数据输出Q进行驱动。
在图2的示例中，中间输出Qm作为输入A被提供至时钟缓冲电路240，并且反向器INV4的输出Qs作为输入B被提供至时钟缓冲电路240。注意，输出Qs在图2的示例中具有与数据输出Q相同的逻辑值。
参考图3对触发器210的操作进行详细描述。
图3示出了根据本公开实施例的触发器210的波形的图300。在该示例中，数据输入D被选择作为去往触发器210的输入(例如，扫描使能信号SE为逻辑“1”)。图300包括时钟信号CLK的波形301、时钟信号CKn的波形310、时钟信号CKp的波形320、数据输入D的波形330、节点Db处的信号的波形340、中间输出Qm的波形350、节点IQ处的信号的波形360、信号Qs的波形370、数据输出Q的波形380以及节点COMP处的信号的波形390。
在图3的示例中，最初(例如，在时间T1之前)，数据输入D为逻辑“0”，中间输出Qm为逻辑“0”，并且数据输出Q和输出Qs为逻辑“0”。因此，去往交叉耦合差分对250的输入A和输入B都为逻辑“0”，则N型MOS晶体管N10和N11都被截止，并且没有从节点COMP到接地端的电流路径。时钟信号CKn由于从VDD经由P型MOS晶体管P9的充电而为逻辑“1”，并且时钟信号CKp为逻辑“0”。时钟信号CKn和CKp使能反向器INV9以接收数据输入D并且驱动节点Db，因此在第一锁存器电路220中，中间输出Qm能够响应于数据输入D而发生变化。而且，时钟信号CKn和CKp去使能反向器INV10并且锁定存储在第二锁存器电路230中的数据，因此数据输出Q是稳定的。
在时间T1，数据输入D从逻辑“0”变为逻辑“1”，如331所示。数据输入D的变化导致中间输出Qm变为逻辑“1”，如351所示。中间输出Qm的变化使得对于交叉耦合差分对250而言输入A不同于输入B，N型MOS晶体管N10被导通，从而经由INV4中的N型MOS晶体管(未示出)和N型MOS晶体管N10对节点COMP进行放电，因此节点COMP处的电压如391所示被拉低。
节点COMP处的电压拉低使得时钟信号CKn和时钟信号CKp响应于时钟信号CLK的转变而发生变化。
在时间T2，时钟信号CLK从逻辑“0”变为逻辑“1”，如302所示。时钟信号CLK的变化使N型MOS晶体管N9导通并且使P型MOS晶体管P9截止，因此时钟信号CKn变为逻辑“0”而时钟信号CKp变为逻辑“1”。时钟信号CKn和CKp的变化去使能反向器INV9以锁定第一锁存器电路220中的数据。并且时钟信号CKn和CKp的变化使能反向器INV10以根据中间输出Qm驱动节点IQ，因此节点IQ如362所示从逻辑“1”变为逻辑“0”。反向器INV3根据节点IQ处的信号驱动数据输出Q，并且反向器INV4根据节点IQ处的信号驱动输出Qs。因此，数据输出Q从如382所示从逻辑“0”变为逻辑“1”，而输出Qs如372所示从逻辑“0”变为逻辑“1”。
输出Qs的变化使得对于交叉耦合差分对350而言输入B与输入A相同。当输入A和输入B为逻辑“1”时，节点COMP经由N型MOS晶体管N10和N11进行充电直至N型MOS晶体管N10和N11被截止，例如在节点COMP处的电压上升至大约低于输入A和输入B的电压的阈值电压时，如时间T3处的393所示。此外，由于N型MOS晶体管N9被导通，所以时钟信号CKn如313所示也有所升高，而时钟信号CKp则如323所示有所下降。
时钟信号CKn和CKp的变化(由313和323所示)去使能反向器INV10，从而锁定第二锁存器电路230中的所存储的数据。而且，时钟信号CKn和CKp的变化使能反向器INV9从而接收数据D并且相应地驱动节点Db。
在时间T4，时钟信号CLK从逻辑“1”变为逻辑“0”，P型MOS晶体管P9导通并且N型MOS晶体管N9截止，并且时钟信号CKn充电至大约VDD，例如314所示。
在时间T5，数据输入D从逻辑“1”变为逻辑“0”，如335所示。数据输入D的变化使得中间输出Qm变为逻辑“0”，如355所示。中间输出Qm的变化使得对于交叉耦合差分对250而言输入A不同于输入B。特别地，N型MOS晶体管N10的栅极端子(也是N型MOS晶体管N11的源极)通过反向器INV1中的N型MOS晶体管(未示出)进行放电。因此，N型MOS晶体管N11被导通，节点COMP经由N型MOS晶体管N11和INV1中的N型MOS晶体管(未示出)进行放电，并且因此节点COMP处的电压被拉低，如395所示。
节点COMP处的电压拉低使能时钟信号CKn和时钟信号CKp，从而响应于时钟信号CLK中的转变而发生变化。
在时间T6，时钟信号CLK从逻辑“0”变为逻辑“1”，如306所示。时钟信号CLK的变化使N型MOS晶体管N9导通并且使P型MOS晶体管P9截止，因此时钟信号CKn变为逻辑“0”而时钟信号CKp则变为逻辑“1”。时钟信号CKn和CKp的变化使得去使能反向器INV9，从而锁定第一锁存器电路220中的数据。而且，时钟信号CKn和CKp的变化使能反向器INV10，以根据中间输出Qm驱动节点IQ，因此节点IQ从逻辑“0”变为逻辑“1”，如366所示。反向器INV3根据节点IQ处的信号驱动数据输出Q，并且反向器INV4根据节点IQ处的信号驱动输出Qs。因此，数据输出Q如386所示从逻辑“1”变为逻辑“0”，而输出Qs则如376所示从逻辑“1”变为逻辑“0”。
输出Qs的变化使得对于交叉耦合差分对250而言输入B与输入A相同。当输入A和输入B为逻辑“0”时，N型MOS晶体管N10和N11都被截止。
当时钟信号CLK如307所示从逻辑“1”变为逻辑“0”时，P型MOS晶体管P9导通而N型MOS晶体管N9截止，并且时钟信号CKn如317所示从逻辑“0”变为逻辑“1”，而时钟信号CKp则如326所示从逻辑“1”变为逻辑“0”。
时钟信号CKn和CKp的变化(由317和327所示)去使能反向器INV10，从而锁定第二锁存器电路230中的所存储的数据。而且，时钟信号CKn和CKp的变化使能反向器INV9，从而接收数据D并且相应地驱动节点Db。
注意，当数据输入D诸如大约在时间T8并不发生变化时，时钟信号CKn和CKp尽管在时钟信号CLK的信号转变的情况下也不发生变化。
根据本公开的一个方面，触发器210基于库中的标准触发器单元来实施。注意，该技术能够应用于任意适当的触发器。
图4示出了根据本公开实施例的选通触发器的网表400。网表400描述了触发器210。网表400包括第一部分410和第二部分420。在一个示例中，第一部分410与现有D触发器(例如，标准库中的D触发器)的网表相比有所修改。通过利用诸如节点COMP的节点替代N型MOS晶体管(例如，图2中的N型MOS晶体管N9)的源极端子处的VSS连接而对现有D触发器的网表进行修改。第二部分420针对现有触发器定义了两个附加晶体管(例如，N型MOS晶体管N10和N11)。这两个附加晶体管耦合至节点COMP。
根据本公开的一个方面，触发器210的节电取决于数据输入的活动。在一个示例中，数据输入的活动被表达为一个时间段中数据输入中的转变数量与时钟周期总量的百分比。在仿真中，在数据输入的活动低于11％时，现有D触发器比触发器210多消耗21％的电力。而对于大约5％的数据活动而言，触发器210比现有触发器少消耗44％的电力。而且，触发器210具有比现有D触发器明显更少的电流毛刺。
根据本公开的另一个方面，向现有的D触发器增加两个晶体管并不会影响D触发器的外部时序特性。例如，节点Qs而不是数据输出Q处的信号被用于比较从而减小对于主要信号传播路径的时间影响。因此，在芯片设计示例中，利用触发器210替换设计中的现有D触发器并不会影响芯片钟控或寄存器传输级(RTL)模型。
当以硬件实施时，该硬件可以包括一个或多个离散组件、集成电路、专用集成电路(ASIC)等。
虽然已经结合其作为示例所提出的具体实施例对本公开的多个方面进行了描述，但是可以对示例进行改变、修改和变化。因此，如这里所给出的实施例意在是说明性而不是限制性的。存在可以在并不背离以下所给出的权利要求的范围的情况下作出的改变。

Claims (20)

1.一种数据存储电路，包括：
第一锁存器和第二锁存器，所述第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向所述第二锁存器提供中间输出，并且在所述时钟信号处于与所述第一状态不同的第二状态时保持所述中间输出，并且所述第二锁存器被配置为响应于所述中间输出和所述时钟信号而提供数据输出；和
时钟选通和缓冲电路，被配置为向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号，并且在所述中间输出保持不变时抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
2.根据权利要求1所述的数据存储电路，其中所述时钟选通和缓冲电路包括比较电路，所述比较电路被配置为将所述中间输出与所述数据输出进行比较，并且基于所述比较而抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
3.根据权利要求2所述的数据存储电路，其中所述比较电路被配置为将所述第二锁存器的内部节点上的信号与所述中间输出进行比较，所述内部节点上的所述信号指示所述数据输出，并且所述内部节点在从所述中间输出至所述数据输出的信号路径之外。
4.根据权利要求2所述的数据存储电路，其中所述时钟选通和缓冲电路被配置为将所述中间输出与所述数据输出进行比较，并且在所述中间输出与所述数据输出相同时将所述时钟信号维持在所述第一状态中。
5.根据权利要求2所述的数据存储电路，其中所述比较电路包括：
交叉耦合差分对，被配置为将所述中间输出与所述数据输出进行比较。
6.根据权利要求5所述的数据存储电路，其中所述交叉耦合差分对被配置为基于所述比较而关闭从反向器到接地端的电流路径。
7.根据权利要求5所述的数据存储电路，其中所述时钟缓冲电路是在添加所述交叉耦合差分对的情况下从库中的标准触发电路修改的。
8.一种方法，包括：
由时钟选通和缓冲电路向第一锁存器和第二锁存器提供时钟信号，所述第一锁存器在时钟信号处于第一状态时响应于数据输入而向所述第二锁存器提供中间输出，并且在所述时钟信号处于第二状态时保持所述中间输出，并且所述第二锁存器响应于所述中间输出和所述时钟信号而提供数据输出；以及
在所述中间输出保持不变时抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
9.根据权利要求8所述的方法，其中在所述中间输出保持不变时抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号进一步包括：
将所述中间输出与所述数据输出进行比较，以及
基于所述比较而抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
10.根据权利要求9所述的方法，其中将所述中间输出与所述数据输出进行比较进一步包括：
将所述第二锁存器的内部节点上的信号与所述中间输出进行比较，所述信号指示所述数据输出，并且所述内部节点在从所述中间输出至所述数据输出的信号路径之外。
11.根据权利要求9所述的方法，其中基于所述比较而抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号进一步包括：
在所述中间输出与所述数据输出相同时将所述时钟信号维持在所述第一状态中。
12.根据权利要求9所述的方法，其中将所述中间输出与所述数据输出进行比较包括：
使用交叉耦合差分对将所述中间输出与所述数据输出进行比较。
13.根据权利要求12所述的方法，进一步包括：
基于所述比较而关闭从反向器到接地端的电流路径。
14.根据权利要求12所述的方法，进一步包括：
向库中的标准触发电路添加所述交叉耦合差分对。
15.一种装置，包括：
具有触发器电路的集成电路(IC)芯片，所述触发器电路包括：
第一锁存器和第二锁存器，所述第一锁存器被配置为在时钟信号处于第一状态时响应于数据输入向所述第二路径提供中间输出，并且在所述时钟信号处于与所述第一状态不同的第二状态时保持所述中间输出，并且所述第二锁存器被配置为响应于所述中间输出和所述时钟信号而提供数据输出；和
时钟选通和缓冲电路，被配置为向所述第一锁存器和所述第二锁存之一或二者提供所述时钟信号，并且在所述中间输出保持不变时抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
16.根据权利要求15所述的装置，其中所述时钟选通和缓冲电路包括比较电路，所述比较电路被配置为将所述中间输出与所述数据输出进行比较，并且基于所述比较而抑制向所述第一锁存器和所述第二锁存器之一或二者提供所述时钟信号。
17.根据权利要求16所述的装置，其中所述比较电路被配置为将所述第二锁存器的内部节点上的信号与所述中间输出进行比较，所述内部节点上的所述信号指示所述数据输出，并且所述内部节点在从所述中间输出至所述数据输出的信号路径之外。
18.根据权利要求16所述的装置，其中所述时钟选通和缓冲电路被配置为将所述中间输出与所述数据输出进行比较，并且在所述中间输出与所述数据输出相同时将所述时钟信号维持在所述第一状态中。
19.根据权利要求16所述的装置，其中所述比较电路包括：
交叉耦合差分对，被配置为将所述中间输出与所述数据输出进行比较。
20.根据权利要求19所述的装置，其中所述交叉耦合差分对被配置为基于所述比较而关闭从所述时钟缓冲电路中的反向器到接地端的电流路径。
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