CN101099292A - 包括数据保持锁存器的锁存电路 - Google Patents
包括数据保持锁存器的锁存电路 Download PDFInfo
- Publication number
- CN101099292A CN101099292A CNA2005800462211A CN200580046221A CN101099292A CN 101099292 A CN101099292 A CN 101099292A CN A2005800462211 A CNA2005800462211 A CN A2005800462211A CN 200580046221 A CN200580046221 A CN 200580046221A CN 101099292 A CN101099292 A CN 101099292A
- Authority
- CN
- China
- Prior art keywords
- latch
- signal
- data
- functional path
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
描述了一种锁存电路(2),包括功能路径锁存器(4,6),其可以为标准触发器形式,连同数据保持锁存器(12,14)。复位信号预置和扫描使能信号SE用于控制这些锁存器以执行复位、扫描、保存和恢复功能。保存和恢复功能用于将来自功能路径锁存器(4,6)的数据值dv保存到数据保持锁存器(12,14)中并恢复此值,使得功能路径锁存器可下电而不丢失数据。
Description
技术领域
本发明涉及锁存电路领域。更具体地说,本发明涉及包括数据保持锁存器的锁存电路。
背景技术
静态漏电流正成为尺寸不足100纳米的CMOS工艺器件总功耗中的一个重要因素。相应地,减少漏电流的技术正变得更重要。停止漏电流的一种方式是在电路闲置时切断电路的电源。减少漏电流的另一种方法是使用位于逻辑门与Vdd和Vss电源之间的高阈值PMOS“头部”晶体管或高阈值NMOS“脚部”晶体管,在系统闲置时断开CMOS逻辑门和电源的连接。此技术通常称为多阈值CMOS(MTCMOS)。
虽然上述技术确实减少了在电路闲置时由于漏电流而产生的功耗,但它们的缺陷是,无论是切断电源还是与电路隔开,存储的时序电路(锁存器和触发器)的逻辑状态都会丢失。有一些锁存电路设计通过包括由单独的永久启用的电源供电的少量器件,在大部分其电路下电时保持存储的状态。此类器件有时称为“保持触发器”。一种已知类型的保持触发器具有与通常的主从锁存器分开的附加锁存器,它在其余电路下电时保持存储的状态。这种类型的锁存电路有时称为“气球触发器”,并且附加数据保持锁存器称为“气球锁存器”。
虽然保持锁存器具有减少静态漏电流和避免状态丢失以使处理可快速恢复的优点,但它们本身确实有缺点。需要提供控制信号以控制状态保存到气球(数据保持)锁存器并将保存的状态恢复回主锁存器。由于一般存在较大数量的锁存器,并且需要为这些锁存器提供适当的保存和恢复控制信号,因此必须在有关的整个系统中广泛分布这些控制信号。附加的电路布局、面积、功耗和与这些高扇出保存和恢复控制信号相关联的其它开销是重大的缺点。
发明内容
从一个方面来看,本发明提供一种具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入及数据信号输出的锁存电路,所述锁存电路包括:
功能路径锁存器,具有活动模式和不活动模式:在所述活动模式中,所述功能路径锁存器可操作响应在所述时钟信号输入接收的时钟信号来存储在所述数据信号输入接收的数据信号值并在所述数据信号输出输出所述数据信号值;而在所述不活动模式中,所述功能路径锁存器不能够存储所述数据信号值;以及
数据保持锁存器,可操作以在所述功能路径锁存器进入所述不活动模式时保存来自所述功能路径锁存器的所述数据信号值,并在所述功能路径锁存器进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器;其中
在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号控制所述功能路径锁存器和所述数据保持锁存器以:
(i)复位至少所述功能路径锁存器;
(ii)将所述数据保持锁存器中存储的数据信号值恢复到所述功能路径锁存器;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器和所述数据保持锁存器至少之一中存储;以及
(iv)将来自所述功能路径锁存器的数据信号值保存到所述数据保持锁存器。
本技术考虑,锁存电路一般已经提供有复位信号和扫描使能信号。提供复位信号以确保适当的复位行为,诸如上电复位行为,使得系统在需要时将从预定义的已知条件启动。复位信号强制锁存器为某个已知状态,无论那是0还是1,本文均包括了两种可能性。扫描使能信号一般提供用于许多集成电路设计内的锁存器,以允许执行调试和诊断操作,由此可将锁存的信号值捕获到串行扫描链中以及从集成电路中恢复。还可能为诊断目的经串行扫描链将信号值插入锁存器。复位信号和扫描使能信号一般已经提供到集成电路内的大部分锁存器,并且本技术再使用这两个信号附加地提供与作为一个整体的锁存电路内数据保持锁存器有关的所需保存和恢复控制功能。该技术考虑在现有使用复位和扫描使能信号中的正交性和冗余性,并利用此组合使用这两个信号以附加地编码保存和恢复控制并将其传送到锁存电路。虽然经复位信号和扫描使能信号的数据保持锁存器功能控制可在各种不同情况中有用,但它在功能路径锁存器和数据保持锁存器连接到单独的电源域的环境中特别有用。此类布置允许在功能路径锁存器不活动时使其电源域下电,而数据保持锁存器的电源域保持供电,使得可在功能路径锁存器的不活动模式期间保持其中的数据信号值。
如果数据保持锁存器由门形成,这些门具有与比功能路径锁存器的门更低的静态漏电流电平和更慢的切换时间相关联的阈值电压,则可进一步增强锁存电路的节能能力。功能路径锁存器一般更可能在实现期望级别的处理性能以及相应快速使用所需的集成电路内关键路径上,但泄漏门是合乎需要的,而数据保持锁存器对速度不是如此关键,因此可在其结构中使用更慢但更功率有效的门。
数据保持锁存器可提供一个附加功能,该功能在用于驱动与正常数据输出信号分开的扫描数据输出信号的情况下有助于减少功耗和提高速度。这使得在集成电路的正常操作(功能)模式期间正常数据输出信号无需驱动与扫描输出相关联的任何连接或电路。
数据保持锁存器存储数据信号值的能力在要将该数据信号值多次恢复到功能路径锁存器的情况下还可使用。这在研究特定故障或情况期间要在多种场合下从特定已知状态重新启动电路时可用于诊断操作。
将理解,并不需要为集成电路内的所有锁存器提供数据保持功能。一些锁存器可能没有体系结构的重要性,并且在低功率模式期间在此类锁存器内保存临时状态毫无益处。在此类环境中,无需承受与在此类情况内提供数据保持锁存器相关联的电路开销。作为数据保持锁存器存在之处恢复功能控制的一部分,使用复位信号具有以下优点:作为恢复信令一部分的复位信号中相同的改变可用于复位不具有数据保持能力的那些锁存器,由此当存在此类混合类型锁存器时简化作为一个整体的集成电路的控制。
从另一方面来看,本发明提供一种具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入及数据信号输出的锁存电路,所述锁存电路包括:
功能路径锁存器部件,用于在活动模式中响应在所述时钟信号输入接收的时钟信号,存储在所述数据信号输入接收的数据信号值并在所述数据信号输出输出所述数据信号值,而在不活动模式中,不存储所述数据信号值;以及
数据保持锁存器部件,用于在所述功能路径锁存器部件进入所述不活动模式时保存来自所述功能路径锁存器部件的所述数据信号值,并在所述功能路径锁存器部件进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器部件;其中
在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号控制所述功能路径锁存器部件和所述数据保持锁存器部件以:
(i)复位至少所述功能路径锁存器部件;
(ii)将所述数据保持锁存器部件中存储的数据信号值恢复到所述功能路径锁存器部件;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器部件和所述数据保持锁存器部件至少之一中存储;以及
(iv)将来自所述功能路径锁存器部件的数据信号值保存到所述数据保持锁存器部件。
从又一方面来看,本发明提供一种控制锁存电路的方法,所述锁存电路具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入及数据信号输出,所述锁存电路包括:
功能路径锁存器,具有活动模式和不活动模式:在所述活动模式中,所述功能路径锁存器可操作响应在所述时钟信号输入接收的时钟信号来存储在所述数据信号输入接收的数据信号值并在所述数据信号输出输出所述数据信号值;而在所述不活动模式中,所述功能路径锁存器不能够存储所述数据信号值;以及
数据保持锁存器,可操作以在所述功能路径锁存器进入所述不活动模式时保存来自所述功能路径锁存器的所述数据信号值,并在所述功能路径锁存器进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器;所述方法包括:
响应在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号,控制所述功能路径锁存器和所述数据保持锁存器以:
(i)复位至少所述功能路径锁存器;
(ii)将所述数据保持锁存器中存储的数据信号值恢复到所述功能路径锁存器;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器和所述数据保持锁存器至少之一中存储;以及
(iv)将来自所述功能路径锁存器的数据信号值保存到所述数据保持锁存器。
结合附图阅读下面说明性实施例的详细说明,将明白本发明的上述和其它目的、特性和优点。
附图说明
图1示意地示出执行恢复操作的锁存电路操作;
图2示意地示出执行复位操作的锁存电路操作;
图3示意地示出执行保存操作的锁存电路操作;
图4示意地示出执行扫描操作的锁存电路操作;
图5是示出用于控制图1到图4锁存电路操作的复位信号和扫描使能信号组合的表格;以及
图6示意地示出一种设备,该设备可包括具有数据保持锁存器和多个标准锁存电路的多个锁存电路,所有锁存电路通过相同的复位和扫描使能信号控制。
具体实施方式
图1示出一般位于数字数据处理设备内的锁存电路2。将理解,此类设备一般将具有集成电路的形式,并且将包括成百上千或成千上万个锁存电路。此锁存电路包括触发器锁存器形式的功能锁存器,而功能锁存器具有由弱反馈布置中相应反相器形成的主部分4和从部分6,其中一个反相器受时钟信号的门控。传输门8、10以正常方式将触发器锁存器内的这些锁存器分开。将理解,此功能路径锁存器在此示例中为具有主从锁存器4、6的触发器形式,但本技术还应用于此功能路径锁存器可采用不同形式的实施例,例如,它可包括单个锁存元件。
此功能路径锁存器4、6、8、10在通过正常功能(操作)模式处理期间使用的锁存电路2的主功能路径上时,它由使用低阈值电压的快速门形成。此类快速门在很大程度上有静态漏电流的缺点,但操作速度的提高合乎需要。
数据保持锁存器(气球锁存器)由反馈反相器12、14形成。数据保持锁存器12、14由具有比功能路径上器件更低的静态漏电流的较慢高压阈值器件形成。功能路径锁存器器件在第一电源域上形成,该电源域可对应于功能路径锁存器在其活动模式和其不活动模式而选择性地上电和断电。数据保持锁存器12、14在单独电源域上,其不论功能路径锁存器的模式如何都永久性供电。
锁存电路2具有接收数据信号值的数据信号输入D、接收扫描信号值的扫描信号输入SI、接收时钟信号的时钟信号输入bclk、nclk、接收复位信号的复位信号输入nreset、接收扫描使能信号的扫描使能信号输入SE以及生成数据信号输出值的数据信号输出Q。
图1示出恢复操作。为了强制进行此恢复操作,可将复位信号nreset设为低,并且将扫描使能信号SE也设为低。为低的扫描使能信号SE提供到“或非(NOR)”门16的一个输入,使得“或非”门16的输出由其另一输入控制。此另一输入来自于数据保持锁存器12、14,并且是存储的数据值dv。此存储的数据值dv因而从“或非”门16输出(以反相形式),并通过反相器18进入功能路径锁存器4、6的主锁存器部分4。随后,它进入功能路径锁存器4、6的从部分6。用于锁存电路2的时钟信号bclk、nclk被保持,使得在此恢复操作期间传输门10是透明的,并且传输门8是不透明的。这可通过将时钟信号与复位信号nreset进行“或非”运算以生成施加到传输门8、10的时钟信号(即bclk、nclk)而实现。
将理解,在可执行图1所示的恢复操作前,必须将功能路径锁存器返回到其操作的活动模式,恢复其电源,使得从数据保持锁存器12、14馈送到它的存储数据值可被适当地捕获,并安全地保持在功能路径锁存器内。
图2示意地示出锁存电路2的复位操作。与图1相比不同之处在于,在此示例中扫描使能信号SE保持为高。此扫描使能信号SE作为到“或非”门16的一个输入提供,并因此强制此“或非”门16的输出为低,而不论从数据保持锁存器12、14提供到该“或非”门16另一输入的值如何。因此,反相器18的输出被强制为高,并且此输出作为复位值馈入功能路径锁存器,通过该锁存器传播以到达数据信号输出Q。此最终数据输出将为零,对应于锁存电路2被复位信号强制为零输出。
图3示出保存操作。在图3的示例中,复位信号nreset设为高,因此“或非”门16为不活动。触发器主部分4内的反馈为活动,取决于当时的时钟状态。为了执行保存操作,加脉冲将扫描使能信号SE设为高值。这暂时打开了反相器20,其用于将从锁存器内当前保持的数据信号值dv引导到数据保持锁存器12、14。在扫描使能信号SE的此加脉冲期间,反相器14保持切断,以避免在捕获的新数据值dv与数据保持锁存器12、14内任一现有值之间出现任何冲突。传输门8在扫描使能信号SE的此加脉冲期间保持关闭,使得扫描信号输入SI不将扫描信号输入值馈入功能路径锁存器。反相器22、24用作根据扫描使能信号SE的值在扫描信号值输入SI与数据信号输入D之间选择的多路复用器。
图4示出操作的扫描模式。在此模式中,复位信号nreset再次被保持为高,并且扫描使能信号SE被保持为高。保持为高的扫描使能信号SE用于切换多路复用器22、24,以选择通过传输门8到功能路径锁存器4、6中的扫描信号输入SI。数据保持锁存器12、14还用于捕获经缓冲电路(反相器26的形式)馈送到扫描数据输出SO(仅在图4中示出)的扫描输出数据值。此扫描数据输出与功能路径锁存器4、6的正常数据输出Q分开,由此减少了正常数据输出Q上的负载。
图5是示出复位信号nreset和扫描使能信号SE的各种状态及它们执行的功能的表格。表中示出的一个附加状态是锁存电路2的正常操作模式,在该模式中,复位信号nreset保持为高,并且扫描使能信号SE保持为低。在此操作模式中,功能路径锁存器用于根据其时钟控制信号bclk、nclk及其正常触发器操作而在其相应主从级4、6之间捕获和传递正常操作数据值。
图6示意地示出可如何通过包括如上所述的数据保持锁存器12、14的多个锁存电路28以及不包括此类数据保持锁存器的多个锁存电路30来形成集成电路。这两组锁存器28、30均可由相同的复位信号nreset和扫描使能信号SE驱动。包括数据保持锁存器12、14的锁存器28将显示出前面所述的保存和恢复功能以及正常的扫描和复位功能。不具有数据保持锁存器12、14的锁存器30显示出其正常的行为,并响应于复位和扫描使能信号只执行正常的复位和扫描操作。图6中还示出了可从分别命令恢复操作、上电复位操作(POR)、保存操作和扫描操作(SE)的输入生成复位信号的方式。
虽然在本文参照附图已详细描述了本发明的说明性实施例,但要理解,本发明并不限于那些具体实施例,并且在不脱离如随附权利要求书定义的本发明范围和精神的情况下,本领域的技术人员可实现其各种改变和修改。
Claims (11)
1.一种锁存电路,具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入以及数据信号输出,所述锁存电路包括:
功能路径锁存器,具有活动模式和不活动模式:在所述活动模式中,所述功能路径锁存器可操作响应于在所述时钟信号输入接收的时钟信号,存储在所述数据信号输入接收的数据信号值,并在所述数据信号输出上输出所述数据信号值;而在所述不活动模式中,所述功能路径锁存器不能够存储所述数据信号值;以及
数据保持锁存器,可操作以在所述功能路径锁存器进入所述不活动模式时保存来自所述功能路径锁存器的所述数据信号值,并在所述功能路径锁存器进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器;其中
在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号控制所述功能路径锁存器和所述数据保持锁存器以:
(i)复位至少所述功能路径锁存器;
(ii)将所述数据保持锁存器中存储的数据信号值恢复到所述功能路径锁存器;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器和所述数据保持锁存器至少之一中存储;以及
(iv)将来自所述功能路径锁存器的数据信号值保存到所述数据保持锁存器。
2.如权利要求1所述的锁存电路,其中所述功能路径锁存器连接到第一电源域,并且所述数据保持锁存器连接到第二电源域。
3.如权利要求2所述的锁存电路,其中在所述功能路径锁存器在所述不活动模式时,所述第一电源域不向所述功能路径锁存器提供电力,而所述第二电源域继续向所述数据保持锁存器供电。
4.如权利要求3所述的锁存电路,其中所述功能路径锁存器包括具有第一阈值电压的一个或多个门,并且所述数据保持锁存器包括具有第二阈值电压的一个或多个门,所述第一阈值电压具有提供比所述第二阈值电压更快的切换和更高的静态漏电流的电平。
5.如权利要求1所述的锁存电路,具有与所述数据信号输出分开的扫描信号输出,所述扫描信号输出经扫描信号输出缓冲电路从所述数据保持锁存器驱动。
6.如权利要求1所述的锁存电路,其中所述数据保持锁存器中存储的数据信号值可被多次恢复到所述功能路径锁存器。
7.如权利要求1所述的锁存电路,其中所述功能路径锁存器为触发器锁存器。
8.一种具有一个或多个如权利要求1所述的锁存电路和不包括数据保持锁存器的锁存电路的数据处理设备,所述一个或多个如权利要求1所述的锁存电路和不包括数据保持锁存器的所述锁存器共享至少所述复位信号,并可操作使得作为控制所述一个或多个如权利要求1所述的锁存电路以将所述数据保持锁存器中存储的数据信号值恢复到所述功能路径锁存器的一部分执行的所述复位信号中的改变用来复位所述一个或多个不包括数据保持锁存器的锁存器。
9.一种锁存电路,具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入以及数据信号输出,所述锁存电路包括:
功能路径锁存器部件,用于在活动模式中响应于在所述时钟信号输入接收的时钟信号,存储在所述数据信号输入接收的数据信号值并在所述数据信号输出上输出所述数据信号值,而在不活动模式中,不存储所述数据信号值;以及
数据保持锁存器部件,用于在所述功能路径锁存器部件进入所述不活动模式时保存来自所述功能路径锁存器部件的所述数据信号值,并在所述功能路径锁存器部件进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器部件;其中
在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号控制所述功能路径锁存器部件和所述数据保持锁存器部件以:
(i)复位至少所述功能路径锁存器部件;
(ii)将所述数据保持锁存器部件中存储的数据信号值恢复到所述功能路径锁存器部件;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器部件和所述数据保持锁存器部件至少之一中存储;以及
(iv)将来自所述功能路径锁存器部件的数据信号值保存到所述数据保持锁存器部件。
10.一种包括一个或多个如权利要求1所述的锁存电路的集成电路。
11.一种控制具有数据信号输入、扫描信号输入、时钟信号输入、复位信号输入、扫描使能信号输入以及数据信号输出的锁存电路的方法,所述锁存电路包括:
功能路径锁存器,具有活动模式和不活动模式:在所述活动模式中,所述功能路径锁存器可操作响应于在所述时钟信号输入接收的时钟信号,存储在所述数据信号输入接收的数据信号值,并在所述数据信号输出上输出所述数据信号值;而在所述不活动模式中,所述功能路径锁存器不能够存储所述数据信号值;以及
数据保持锁存器,可操作以在所述功能路径锁存器进入所述不活动模式时保存来自所述功能路径锁存器的所述数据信号值,并在所述功能路径锁存器进入所述活动模式时将所述数据信号值恢复到所述功能路径锁存器;所述方法包括:
响应于在所述复位信号输入接收的复位信号和在所述扫描使能信号输入接收的扫描使能信号,控制所述功能路径锁存器和所述数据保持锁存器以:
(i)复位至少所述功能路径锁存器;
(ii)将所述数据保持锁存器中存储的数据信号值恢复到所述功能路径锁存器;
(iii)选择在所述扫描信号输入接收的扫描信号输入值,用于在所述功能路径锁存器和所述数据保持锁存器至少之一中存储;以及
(iv)将来自所述功能路径锁存器的数据信号值保存到所述数据保持锁存器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/032,225 US7154317B2 (en) | 2005-01-11 | 2005-01-11 | Latch circuit including a data retention latch |
US11/032,225 | 2005-01-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101099292A true CN101099292A (zh) | 2008-01-02 |
Family
ID=36652666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2005800462211A Pending CN101099292A (zh) | 2005-01-11 | 2005-10-11 | 包括数据保持锁存器的锁存电路 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7154317B2 (zh) |
EP (1) | EP1836768A2 (zh) |
JP (1) | JP2008527822A (zh) |
KR (1) | KR20070093419A (zh) |
CN (1) | CN101099292A (zh) |
IL (1) | IL183194A0 (zh) |
MY (1) | MY136254A (zh) |
TW (1) | TW200629290A (zh) |
WO (1) | WO2006075122A2 (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101937723A (zh) * | 2009-06-04 | 2011-01-05 | 瑞萨电子株式会社 | 半导体集成电路和保存和恢复其内部状态的方法 |
CN103430180A (zh) * | 2010-11-17 | 2013-12-04 | 先进微装置公司 | 透过优化的重置状态降低储存元件中的泄漏 |
CN106796813A (zh) * | 2014-08-27 | 2017-05-31 | 马维尔国际贸易有限公司 | 时钟选通触发器 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630740B1 (ko) * | 2005-03-03 | 2006-10-02 | 삼성전자주식회사 | 스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭 |
US20070168792A1 (en) * | 2005-12-09 | 2007-07-19 | International Business Machines Corporation | Method to Reduce Leakage Within a Sequential Network and Latch Circuit |
US8067970B2 (en) * | 2006-03-31 | 2011-11-29 | Masleid Robert P | Multi-write memory circuit with a data input and a clock input |
JP4883621B2 (ja) * | 2006-09-19 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US8352815B2 (en) * | 2006-10-18 | 2013-01-08 | Arm Limited | Circuit and method operable in functional and diagnostic modes |
US7644328B2 (en) * | 2007-03-22 | 2010-01-05 | Intel Corporation | Sharing routing of a test signal with an alternative power supply to combinatorial logic for low power design |
JP2009027701A (ja) * | 2007-06-20 | 2009-02-05 | Kawasaki Microelectronics Kk | 半導体集積回路 |
US8085076B2 (en) * | 2008-07-03 | 2011-12-27 | Broadcom Corporation | Data retention flip flop for low power applications |
US8067971B2 (en) * | 2009-09-18 | 2011-11-29 | Arm Limited | Providing additional inputs to a latch circuit |
US8427214B2 (en) | 2010-06-03 | 2013-04-23 | Arm Limited | Clock state independent retention master-slave flip-flop |
KR101809105B1 (ko) * | 2010-08-06 | 2017-12-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 집적 회로 |
US8732499B2 (en) * | 2011-05-27 | 2014-05-20 | Arm Limited | State retention circuit adapted to allow its state integrity to be verified |
US8990648B2 (en) | 2012-03-28 | 2015-03-24 | International Business Machines Corporation | Optimized synchronous scan flip flop circuit |
US9270257B2 (en) * | 2013-08-13 | 2016-02-23 | Texas Instruments Incorporated | Dual-port positive level sensitive reset data retention latch |
US9331680B2 (en) * | 2013-09-10 | 2016-05-03 | Texas Instruments Incorporated | Low power clock gated flip-flops |
CN103986455B (zh) * | 2014-05-09 | 2017-04-12 | 三星半导体(中国)研究开发有限公司 | 扫描保持寄存器 |
KR102280526B1 (ko) | 2014-12-08 | 2021-07-21 | 삼성전자주식회사 | 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들 |
US9634649B2 (en) * | 2015-07-06 | 2017-04-25 | Nxp B.V. | Double sampling state retention flip-flop |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273080A (ja) * | 1991-02-28 | 1992-09-29 | Hitachi Ltd | フリップフロップ |
US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
JPH07154228A (ja) * | 1993-09-30 | 1995-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路装置 |
JP3221592B2 (ja) * | 1994-11-10 | 2001-10-22 | 日本電信電話株式会社 | スキャン試験回路 |
US5939915A (en) * | 1997-08-06 | 1999-08-17 | International Business Machines Corporation | Noise-immune pass gate latch |
JP3500598B2 (ja) * | 1997-09-19 | 2004-02-23 | 日本電信電話株式会社 | ラッチ回路 |
JPH11330918A (ja) * | 1998-05-20 | 1999-11-30 | Nec Corp | 順序回路 |
JP3520810B2 (ja) * | 1999-07-02 | 2004-04-19 | 日本電気株式会社 | バックアップ機能を有するデータ保持回路 |
US6380780B1 (en) * | 2000-06-01 | 2002-04-30 | Agilent Technologies, Inc | Integrated circuit with scan flip-flop |
US6437623B1 (en) * | 2001-02-13 | 2002-08-20 | International Business Machines Corporation | Data retention registers |
US20030188241A1 (en) | 2002-03-29 | 2003-10-02 | International Business Machines Corporation | CMOS low leakage power-down data retention mechanism |
US6680622B2 (en) * | 2002-05-14 | 2004-01-20 | Stmicroelectronics, Inc. | Method and system for disabling a scanout line of a register flip-flop |
KR100446303B1 (ko) * | 2002-07-31 | 2004-08-30 | 삼성전자주식회사 | Mtcmos용 클럭드 스캔 플립플롭 |
JP2004166250A (ja) * | 2002-08-26 | 2004-06-10 | Texas Instruments Inc | 保持電源とは独立した通常機能性を有する保持レジスタ |
KR100519787B1 (ko) * | 2002-11-07 | 2005-10-10 | 삼성전자주식회사 | 슬립 모드에서 데이터 보존이 가능한 mtcmos플립플롭 회로 |
-
2005
- 2005-01-11 US US11/032,225 patent/US7154317B2/en active Active
- 2005-10-11 CN CNA2005800462211A patent/CN101099292A/zh active Pending
- 2005-10-11 EP EP05857289A patent/EP1836768A2/en not_active Withdrawn
- 2005-10-11 MY MYPI20054767A patent/MY136254A/en unknown
- 2005-10-11 KR KR1020077015818A patent/KR20070093419A/ko not_active Application Discontinuation
- 2005-10-11 JP JP2007549941A patent/JP2008527822A/ja active Pending
- 2005-10-11 WO PCT/GB2005/003915 patent/WO2006075122A2/en active Application Filing
- 2005-10-14 TW TW094136030A patent/TW200629290A/zh unknown
-
2007
- 2007-05-14 IL IL183194A patent/IL183194A0/en unknown
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101937723A (zh) * | 2009-06-04 | 2011-01-05 | 瑞萨电子株式会社 | 半导体集成电路和保存和恢复其内部状态的方法 |
CN103430180A (zh) * | 2010-11-17 | 2013-12-04 | 先进微装置公司 | 透过优化的重置状态降低储存元件中的泄漏 |
CN106796813A (zh) * | 2014-08-27 | 2017-05-31 | 马维尔国际贸易有限公司 | 时钟选通触发器 |
CN106796813B (zh) * | 2014-08-27 | 2020-01-10 | 马维尔国际贸易有限公司 | 时钟选通触发器 |
Also Published As
Publication number | Publication date |
---|---|
IL183194A0 (en) | 2007-08-19 |
US20060152268A1 (en) | 2006-07-13 |
WO2006075122A2 (en) | 2006-07-20 |
KR20070093419A (ko) | 2007-09-18 |
EP1836768A2 (en) | 2007-09-26 |
JP2008527822A (ja) | 2008-07-24 |
WO2006075122A8 (en) | 2007-06-14 |
TW200629290A (en) | 2006-08-16 |
MY136254A (en) | 2008-09-30 |
WO2006075122A3 (en) | 2007-04-05 |
US7154317B2 (en) | 2006-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101099292A (zh) | 包括数据保持锁存器的锁存电路 | |
US7138842B2 (en) | Flip-flop circuit having low power data retention | |
US7514975B2 (en) | Data retention in operational and sleep modes | |
US7332949B2 (en) | High speed pulse based flip-flop with a scan function and a data retention function | |
CN101185049B (zh) | 存储信号值的电路、方法和数据处理装置 | |
TWI342672B (en) | Flip-flop and semiconductor integrated circuit | |
EP3830959B1 (en) | Rql d flip-flops | |
US6492854B1 (en) | Power efficient and high performance flip-flop | |
CN102891675B (zh) | 具有数据保留模式和数据处理模式的装置 | |
US8427214B2 (en) | Clock state independent retention master-slave flip-flop | |
US8188780B2 (en) | Pulsed static flip-flop | |
CN101388658A (zh) | 具有保持功能的mtcmos触发器 | |
US20060017483A1 (en) | Pulse-based high-speed low-power gated flip-flop circuit | |
CN103314530B (zh) | 超大规模集成电路的触发器类型选择 | |
US9768757B1 (en) | Register circuitry with asynchronous system reset | |
US7782108B2 (en) | Flip-flop device and method for storing and outputting a data value | |
US8464113B1 (en) | Scan architecture for full custom blocks with improved scan latch | |
CN103973268B (zh) | 具有双端口从锁存器的正边沿触发器 | |
KR20060040384A (ko) | 고속 저전력 클록 게이티드 로직 회로 | |
CN106059539A (zh) | 状态保持逻辑电路和状态保持触发器 | |
TWI462476B (zh) | 用於高性能脈衝式儲存的電路、方法及裝置 | |
US20100301914A1 (en) | Latch with clocked devices | |
CN101685666B (zh) | 状态存储电路的时钟控制 | |
CN100576742C (zh) | 静态锁存器 | |
KR102653989B1 (ko) | 저전력 리텐션 플립 플롭 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080102 |