KR101809105B1 - 반도체 집적 회로 - Google Patents

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Abstract

본 발명은, 반도체 집적 회로에서의 소비 전력을 저감하는 것과 또, 반도체 집적 회로에서의 동작의 지연을 저감하는 것을 과제로 한다.
기억 회로를 가지는 복수의 순서 회로의 각각에 있어서, 산화물 반도체에 의해 채널 형성 영역이 구성되는 트랜지스터와, 이 트랜지스터가 오프 상태가 됨으로써 한쪽의 전극이 전기적으로 접속된 노드가 부유 상태가 되는 용량 소자를 형성한다. 또한, 산화물 반도체에 의해서 트랜지스터의 채널 형성 영역이 구성됨으로써, 오프 전류(리크 전류)가 극히 낮은 트랜지스터를 실현할 수 있다. 이 때문에, 기억 회로에 대하여 전원 전압이 공급되지 않는 기간에서 상기 트랜지스터를 오프 상태로 함으로써, 상기 기간에서의 용량 소자의 한쪽의 전극이 전기적으로 접속된 노드의 전위를 일정 또는 거의 일정하게 유지하는 것이 가능하다. 그 결과, 상기한 과제를 해결하는 것이 가능하다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적 회로에 관한 것이다. 특히, 반도체 집적 회로가 순서 회로를 이용하여 구성되는 기억 회로를 가지고, 이 기억 회로에 대한 전원 전압의 공급을 제어(파워 게이팅)하는 것이 가능한 반도체 집적 회로에 관한 것이다.
논리 회로를 가지는 반도체 집적 회로는, 해마다 그 회로 규모가 확대되고 있다. 집적 회로가 탄생했을 때에는 여러 소자에 의하여 구성되어 있었지만, 현재, CPU(Central Processing Unit) 및 DSP(Digital Signal Processor) 등은, 수천만의 소자에 의해 구성되는 것도 존재하고 있다. 소자의 미세화, 저 전압화에 의하여, 소자 1개당 소비 전력은 낮아지고 있지만, 그 이상으로 소자수가 증가하고 있기 때문에 집적 회로 전체의 소비 전력은 증가하고 있다. 또한, 소비 전력을 낮추는 방법으로서, 부분적으로 클록을 멈추는 클록 게이팅, 클록의 주파수를 낮추는 방법 및 부분적으로 전원 전압을 낮추는 방법 등이 개발되고 있다.
또, 소비 전력에는, 트랜지스터 등의 소자가 스위칭하는 것에 의해 발생하는 충방전 등에 기인한 동작 전력뿐만 아니라, 상기 소자의 오프 상태에서의 리크 전류 등에 기인한 정지 전력도 포함된다. 상기 정지 전력은, 소자수가 적은 집적 회로에 있어서는 거의 무시할 수 있지만, 소자수가 방대한 집적 회로에 있어서는 무시할 수 없는 크기가 된다. 이에 대하여, 집적 회로에 포함되는 회로에 대한 전원 전압의 공급을 제어하는 방법(파워 게이팅)이 개발되고 있다. 이것에 의해, 리크 전류에 의한 소비 전력을 저감하는 것이 가능하다.
예를 들어, 특허문헌 1에는, 파워 게이팅을 행하는 것이 가능한 반도체 집적 회로가 개시되어 있다. 구체적으로는, 논리 회로와, 전원 공급 라인과의 사이에 트랜지스터를 가지고, 이 트랜지스터의 스위칭을 제어함으로써 상기 논리 회로에 대한 전원 전압의 공급을 제어하는 것이 가능한 반도체 집적 회로가 개시되어 있다.
일본국 특개 2005-268694호 공보
단, 상기 논리 회로에 복수의 순서 회로를 이용하여 구성되는 기억 회로(레지스터 등)가 포함되는 경우, 파워 게이팅을 행함으로써 상기 기억 회로의 기억 내용이 소멸하게 된다. 실제, 현재의 반도체 집적 회로에 포함되는 논리 회로에서는 레지스터 등의 기억 회로를 다용하는 것은 상식이 되어 있고, 파워 게이팅을 행하는 것에 의해, 기억 내용의 소멸이 발생하고 있다. 이 경우, 상기 기억 회로에 대한 전원 전압의 공급을 재개한 때에는, 다시 연산 등을 행할 필요가 있다. 즉, 같은 연산을 이중으로 행할 필요가 있다. 이 때문에, 파워 게이팅을 행함으로써 얻어지는 소비 전력 저감 효과가 희석되게 된다. 또, 상기 연산이 완료될 때까지 상기 반도체 집적 회로의 동작을 재개할 수 없다. 이 때문에, 반도체 집적 회로의 동작이 지연되게 되는 것이다.
상기한 과제를 감안하여, 본 발명의 일양태는, 반도체 집적 회로에서의 소비 전력을 저감하는 것을 과제의 하나로 한다. 또, 본 발명의 일양태는, 반도체 집적 회로에서의 동작의 지연을 억제하는 것을 과제의 하나로 한다. 또한, 본 발명의 일양태는, 상기한 과제 중 적어도 하나를 해결하는 것을 과제로 한다는 점을 주목하라.
상기한 과제 중 적어도 하나는, 기억 회로가 가지는 복수의 순서 회로의 각각에 있어서, 산화물 반도체에 의해서 채널 형성 영역이 구성되는 트랜지스터와, 이 트랜지스터가 오프 상태가 되는 것에 의해 한쪽의 전극이 전기적으로 접속된 노드가 부유 상태가 되는 용량 소자를 형성함으로써 해결할 수 있다. 또한, 상기 산화물 반도체는, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 것을 특징으로 한다. 이와 같은 산화물 반도체에 의해 트랜지스터의 채널 형성 영역이 구성됨으로써, 오프 전류(리크 전류)가 극히 낮은 트랜지스터를 실현할 수 있다. 이 때문에, 기억 회로에 대하여 전원 전압이 공급되지 않는 기간에서 상기 트랜지스터를 오프 상태로 함으로써, 상기 기간에서의 용량 소자의 한쪽의 전극이 전기적으로 접속된 노드의 전위를 일정 또는 거의 일정하게 유지할 수 있다. 그 결과, 기억 회로에 대하여 전원 전압의 공급이 재개되었을 때 재차 연산 등을 행할 필요가 없다. 즉, 본 발명의 일양태인 반도체 집적 회로에 있어서, 상기 연산 등에 따르는 소비 전력 및 동작의 지연이 존재하지 않고, 상기한 과제를 해결할 수 있다.
게다가, 상기 산화물 반도체는, 전자 공여체(도너)가 될 수 있는 수분 또는 수소 등의 불순물 농도가 저감된 i형(진성) 반도체 또는 i형으로 한정하지 않고 가까운 산화물 반도체(purified OS)인 것이 바람직하다. 구체적으로는, 상기 산화물 반도체는, 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이, 5×1019(atoms/cm3 ) 이하, 바람직하게는 5×1018(atoms/cm3 ) 이하, 더 바람직하게는 5×1017(atoms/cm3 ) 이하이다. 또, 홀 효과 측정에 의해서 측정할 수 있는 상기 산화물 반도체의 캐리어 밀도는, 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다. 또, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다.
여기에서, 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 행하는 수소 농도의 분석에 대하여 언급한다. SIMS 분석은, 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확히 얻는 것이 어렵다고 알려져 있다. 그래서, 막 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막내의 수소 농도의 영향을 받아서, 거의 일정한 값이 얻어지는 영역을 발견할 수 없는 경우가 있다. 이 경우, 상기 막이 존재하는 영역에서의, 수소 농도의 최대값 또는 최소값을, 상기 막 중의 수소 농도로서 채용한다. 또한, 상기 막이 존재하는 영역에 있어서, 최대값을 가지는 산형의 피크(a mountain-shaped peak), 최소값을 가지는 골짜기형의 피크(a valley-shaped peak)가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
또한, 산화물 반도체는, 사원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체, 삼원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, 이원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체 및 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 이용할 수 있다. 또한, 본 명세서에 있어서는, 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체이라는 것은, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 가지는 금속 산화물이라는 의미한다는 점을 주목하라. 그 조성비는 특히 묻지 않는다. 또, 상기 산화물 반도체는, 실리콘을 포함하고 있어도 좋다.
또, 본 명세서에 있어서, 산화물 반도체는, 예를 들어, 화학식 InMO3(ZnO)m(m＞0)으로 표기할 수 있다. 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 가리킨다.
본 발명의 일양태인 반도체 집적 회로는, 기억 회로에 대하여 전원 전압이 공급되지 않는 기간에서도 상기 기억 회로가 가지는 복수의 순서 회로의 각각에 있어서, 특정한 노드의 전위를 유지할 수 있다. 그리고, 상기 노드로 유지되는 전위를 상기 순서 회로에 있어서 유지되는 데이터에 대응시키는 것이 가능하다. 즉, 본 발명의 일양태인 반도체 집적 회로에 있어서는, 상기 기억 회로에 대해서 전원 전압의 공급이 재개될 때에 재차 연산 등을 행할 필요가 없다. 이에 따라, 본 발명의 일양태인 반도체 집적 회로에서는, 소비 전력의 저감 및 동작의 지연의 저감을 도모하는 것이 가능하다.

도 1(A) 내지 도 1(C)은 반도체 집적 회로의 구성예를 도시하는 도면이다.
도 2(A) 내지 도 2(H)는 트랜지스터의 제작 방법의 일례를 도시하는 도면이다.
도 3(A)내지 도 3(C)은 트랜지스터의 오프 전류의 측정 방법을 설명하기 위한 도면이다.
도 4(A) 및 도 4(B)는 트랜지스터의 특성을 도시하는 도면이다.
도 5는 트랜지스터의 특성을 도시하는 도면이다.
도 6은 트랜지스터의 특성을 도시하는 도면이다.
도 7은 트랜지스터의 특성을 도시하는 도면이다.
도 8은 트랜지스터의 특성을 도시하는 도면이다.
도 9는 순서 회로의 구체예를 도시하는 도면이다.
도 10은 순서 회로의 동작예를 도시하는 도면이다.
도 11은 트랜지스터의 구체예를 도시하는 도면이다.
도 12(A) 내지 도 12(H)는 트랜지스터의 구체적인 제작 공정의 일례를 도시하는 도면이다.
도 13(A) 내지 도 13(G)는 트랜지스터의 구체적인 제작 공정의 일례를 도시하는 도면이다.
도 14(A) 내지 도 14(D)는 트랜지스터의 구체적인 제작 공정의 일례를 도시하는 도면이다.
도 15는 트랜지스터의 변형예를 도시하는 도면이다.
도 16(A) 및 도 16(B)은 트랜지스터의 변형예를 도시하는 도면이다.
도 17(A) 및 도 17(B)은 트랜지스터의 변형예를 도시하는 도면이다.
도 18(A) 및 도 18(B)은 트랜지스터의 변형예를 도시하는 도면이다.
도 19는 트랜지스터의 변형예를 도시하는 도면이다.
도 20은 트랜지스터의 변형예를 도시하는 도면이다.
도 21(A) 내지 도 21(C)은 산화물 반도체층의 제작 공정의 변형예를 도시하는 도면이다.
도 22는 CPU의 구체예를 도시하는 도면이다.
도 23(A) 내지 도 23(E)은 산화물 재료의 결정 구조를 설명하는 도면이다.
도 24(A) 내지 도 24(C)는 산화물 재료의 결정 구조를 설명하는 도면이다.
도 25(A) 내지 도 25(C)는 산화물 재료의 결정 구조를 설명하는 도면이다.
도 26은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 27(A) 내지 도 27(C)은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 28(A) 내지 도 28(C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 29(A) 내지 도 29(C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 30(A) 및 도 30(B)는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 31(A) 내지 도 31(C)는 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 32(A) 및 도 32(B)는 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 33(A) 및 도 33(B)은 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 34는 산화물 반도체의 XRD 스펙트럼이다.
도 35는 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 36은 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 37(A) 및 도 37(B)는 산화물 반도체를 이용한 트랜지스터의 특성을 도시하는 도면이다.
도 38(A) 및 도 38(B)는 산화물 반도체를 이용한 트랜지스터의 단면도 및 평면도이다.
도 39(A) 및 도 39(B)는 산화물 반도체를 이용한 트랜지스터의 단면도 및 평면도이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않는다는 점을 주목하고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 도시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
＜반도체 집적 회로의 구성예＞
먼저, 본 발명의 일양태인 반도체 집적 회로의 구성예에 대하여 도 1(A) 내지 도 1(C)를 참조하여 설명한다.
도 1(A)는, 반도체 집적 회로의 구성예를 도시하는 블록도이다. 도 1(A)에 도시하는 반도체 집적 회로는, 연산 회로(10)과 연산 회로(10)에서 행해지는 연산에 의해서 얻어진 데이터를 유지하는 기억 회로(11)와, 기억 회로(11)에 대한 전원 전압의 공급을 제어하는 파워 게이트 제어 회로(12)를 가진다.
도 1(B)는, 도 1(A)에 도시하는 기억 회로(11) 및 파워 게이트 제어 회로(12)의 구체적인 구성예를 도시하는 도면이다. 도 1(B)에 도시하는 기억 회로(11)는, 클록 신호(CK), 반전 클록 신호(CKB), 고전원 전위(VDD) 및 저전원 전위(VSS)가 공급되는 상태에서 동작이 가능한 순서 회로(21＿1~21＿n)(n은 3 이상의 자연수)와, 고전원 전위(VDD) 및 저전원 전위(VSS)가 공급되는 상태에 있어서 동작이 가능한 조합 회로(22＿1~22＿n)를 가진다.
또한, 순서 회로(21＿1)는 입력 단자가 기억 회로(11)의 입력 단자에 전기적으로 접속된다. 출력 단자가 조합 회로(22＿1)의 입력 단자에 전기적으로 접속된다. 또, 순서 회로(21＿a)(a는, 2이상 n이하의 자연수)는, 입력 단자가 조합 회로(22＿a-1)의 출력 단자에 전기적으로 접속된다. 출력 단자가 조합 회로(22＿a)의 입력 단자에 전기적으로 접속된다. 또, 조합 회로(22＿n)는, 출력 단자가 기억 회로(11)의 출력 단자에 전기적으로 접속된다.
도 1(B)에 도시하는 파워 게이트 제어 회로(12)는, 파워 게이트 트랜지스터(20)의 게이트에 대하여 파워 게이팅 제어 신호(PG)를 출력하고, 순서 회로(21＿1~21＿n)의 각각에 대하여 세트 신호(SET), 리셋 신호(RES), 제 1 전송 신호(TS1) 및 제 2 전송 신호(TS2)를 출력할 수 있다. 또한, 파워 게이트 트랜지스터(20)는 드레인이 순서 회로(21＿1~21＿n) 및 조합 회로(22＿1~22＿n) 각각에 대하여 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속된다. 파워 게이트 트랜지스터(20)의 소스는 저전원 전위(VSS)의 공급원에 전기적으로 접속되어 있다. 이 때문에, 파워 게이트 트랜지스터(20)의 스위칭에 의해서, 순서 회로(21＿1~21＿n) 및 조합 회로(22＿1~22＿n)의 각각에 대한 저전원 전위(VSS)의 공급을 제어할 수 있다. 또, 제 1 전송 신호(TS1)는 순서 회로(21＿1~21＿n)에 있어서 유지되는 데이터를 후술하는 산화물 반도체에 의해서 채널 형성 영역이 구성되는 트랜지스터가 오프 상태가 되는 것에 의해서 부유 상태가 되는 노드에 전송하기 위한 신호이다. 제 2 전송 신호(TS2)는, 상기 데이터를 상기 노드로부터 전송하기 위한 신호이다.
또한, 도 1(B)에 있어서는, 순서 회로(21＿1~21＿n) 및 조합 회로(22＿1~22＿n)의 각각에 대하여, 저전원 전위(VSS)의 공급을 제어하는 구성에 대하여 도시하고 있지만, 고전원 전위(VDD)의 공급을 제어하는 구성 또는 저전원 전위(VSS) 및 고전원 전위(VDD)의 공급을 제어하는 구성으로 하는 것도 가능하다는 점을 주목하라. 구체적으로는, 순서 회로(21＿1~21＿n) 및 조합 회로(22＿1~22＿n)의 각각과 고전원 전위(VDD)를 공급하는 배선과의 사이에 파워 게이트 트랜지스터를 형성하는 구성으로 하는 것도 가능하다.
도 1(C)는, 도 1(B)에 도시하는 순서 회로(21＿x)(x는 1 이상 n 이하의 자연수 중 어느 하나)의 구성예를 도시하는 도면이다. 도 1(C)에 도시하는 순서 회로(21＿x)는 플립플롭(30), 트랜지스터(31), 및 용량 소자(32)를 포함한다. 플립플롭(30)의 입력 단자는 순서 회로(21＿x)의 입력 단자에 전기적으로 접속된다. 플립플롭(30)의 출력 단자는 순서 회로(21＿x)의 출력 단자에 전기적으로 접속된다. 트랜지스터(31)의 게이트는 제 1 전송 신호(TS1)를 공급하는 배선에 전기적으로 접속된다. 트랜지스터(31)의 소스 및 드레인의 한쪽은 플립플롭(30) 내의 노드인 제 1 노드에 전기적으로 접속된다. 트랜지스터(31)의 소스 및 드레인의 다른 한쪽은 플립플롭(30) 내의 노드인 제 2 노드에 전기적으로 접속된다. 용량 소자(32)의 한쪽의 전극은 상기 제 2 노드 및 트랜지스터(31)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된다. 용량 소자(32)의 다른 한쪽의 전극은 고정 전위(Vcom)를 공급하는 배선에 전기적으로 접속된다. 또한, 트랜지스터(31)는 채널 형성 영역이 산화물 반도체에 의해서 구성되는 트랜지스터이다. 또, 고정 전위(Vcom)는, 파워 게이팅이 이루어지는지 아닌지에 관계없이 항상 일정한 값을 가진다. 예를 들어, 고정 전위(Vcom)로서, 고전원 전위(VDD) 또는 저전원 전위(VSS)가 사용될 수 있는데, 이는 고정 전위(Vcom)로서, 신규 전위를 생성할 필요가 없기 때문에 바람직하다. 또한, 고정 전위(Vcom)로서 저전원 전위(VSS)가 사용되는 경우, 순서 회로(21＿x)에 대하여 고정 전위(Vcom)로서 공급되는 저전원 전위(VSS)는, 플립플롭(30)에 포함되는 논리 게이트에 대해서 파워 게이팅을 행하는 기간에서도 공급되도록 제어할 필요가 있다는 점을 주목하라. 구체적으로는, 순서 회로(21＿x)에 대하여 고정 전위(Vcom)로서 공급되는 저전원 전위(VSS)와 플립플롭(30)에 포함되는 논리 게이트에 대하여 공급되는 저전원 전위(VSS)의 공급 경로를 별도 형성하는 것 등으로 하면 좋다.
더 나아가, 여기에서는, 트랜지스터(31)의 소스 및 드레인 중 한쪽(제 1 노드)는, 플립플롭(30)에 포함되는 논리 게이트를 구성하는 트랜지스터를 통하여 고전원 전위(VDD)를 공급하는 배선 또는 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속되는 것이 가능하며, 트랜지스터(31)의 소스 및 드레인의 다른 한쪽 및 용량 소자(32)의 한쪽의 전극(제 2 노드)은 이들 배선에 전기적으로 접속되는 것이 불가능한 것으로 한다. 예를 들어, 전자는 적어도 플립플롭(30)에 포함되는 논리 게이트를 구성하는 복수의 트랜지스터 중 어느 하나의 소스 또는 드레인에 전기적으로 접속되도록 설계하고, 후자는 상기 복수의 트랜지스터의 소스 및 드레인의 모두에 전기적으로 접속되지 않고, 또한 적어도 상기 복수의 트랜지스터 중 어느 하나의 게이트에 전기적으로 접속되도록 설계하면 좋다. 즉, 도 1(C)에 도시하는 순서 회로(21＿x)에 있어서는 트랜지스터(31)가 오프 상태가 되는 것에 의해, 트랜지스터(31)의 소스 및 드레인의 다른 한쪽 및 용량 소자(32)의 한쪽의 전극이 전기적으로 접속된 노드(제 2 노드)를 부유 상태로 할 수 있다.
즉, 도 1(C)에 도시하는 순서 회로(21＿x)에 있어서는, 제 1 전송 신호(TS1)로서 하이 레벨의 전위가 공급됨으로써, 플립플롭(30)으로 유지되는 데이터를 트랜지스터(31)의 소스 및 드레인의 다른 한쪽 및 용량 소자(32)의 한쪽의 전극이 전기적으로 접속된 노드(제 2 노드)에 전송하고, 상기 노드에 있어서 데이터의 유지를 행하는 것이 가능하다.
또한, 여기에서는 순서 회로(21＿1~21＿n)의 각각에 트랜지스터(31) 및 용량 소자(32)가 형성되는 구성에 대하여 나타냈지만, 순서 회로(21＿1~21＿n)의 모두가 상기 구성을 가질 필요는 없다는 점을 주목하라. 즉, 순서 회로(21＿1~21＿n)에 포함되는 m개의 순서 회로(m은 1 이상, n 미만의 자연수)에만 트랜지스터(31) 및 용량 소자(32)가 형성되는 구성으로 할 수 있다. 또, 그 경우, 트랜지스터(31) 및 용량 소자(32)가 형성되어 있지 않은 순서 회로에 대해서는, 제 1 전송 신호(TS1) 및 제 2 전송 신호(TS2)이 공급될 필요가 없다는 것을 부기한다는 점을 주목하라.
＜산화물 반도체에 의하여 채널 형성 영역이 구성되는 트랜지스터의 오프 전류＞
여기에서, 산화물 반도체에 의해서 채널 형성 영역이 구성되는 트랜지스터의 오프 전류(리크 전류)를 측정한 결과에 대하여 나타낸다.
우선, 상기 측정에 이용한 트랜지스터의 제작 방법에 대해서 도 2(A) 내지 도 2(H)를 참조하여 설명한다.
먼저, 유리 기판(50) 위에 막 두께 100nm의 질화 실리콘층 및 막 두께 150nm의 산화 질화 실리콘층의 적층으로 이루어진 하지층(51)을 CVD법에 의해 형성했다(도 2(A) 참조).
이어서, 상기 하지층(51) 위에 막 두께 100nm의 텅스텐층을 스퍼터링법에 의하여 형성했다. 또한, 상기 텅스텐층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 게이트층(52)을 형성했다(도 2(B) 참조).
이어서, 하지층(51) 위 및 게이트층(52) 위에 막 두께 100nm인 산화 질화 실리콘층으로 이루어진 게이트 절연층(53)을 CVD법에 의해 형성했다(도 2(C) 참조).
이어서, 게이트 절연층(53) 위에 막 두께 25nm인 산화물 반도체층을 스퍼터링법에 의해 형성했다. 또한, 상기 산화물 반도체층의 형성에는 In2O3：Ga2O3：ZnO＝1：1：2［mol］의 금속 산화물 타겟을 이용했다. 또, 상기 산화물 반도체층의 형성은, 기판 온도를 200℃, 체임버 내압을 0.6Pa, 직류 전원을 5kＷ, 산소 및 아르곤의 혼합 분위기(산소 유량 50sccm, 아르곤 유량 50sccm)라는 조건에서 행하고 있다. 또한, 상기 산화물 반도체층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 산화물 반도체층(54)을 형성했다(도 2(D) 참조).
이어서, 질소 및 산소의 혼합 분위기(질소 80％, 산소 20％) 하에서 450℃, 1시간의 열처리를 행했다.
이어서, 포토리소그래피법을 이용하여 게이트 절연층(53)을 선택적으로 에칭했다(도시하지 않음). 또한, 상기 에칭 공정은 게이트층(52)과, 후에 형성되는 도전층과의 컨택트홀을 형성하기 위한 공정이라는 점을 주목하라.
이어서, 게이트 절연층(53) 및 산화물 반도체층(54) 위에 막 두께 100nm인 티탄층, 막 두께 200nm인 알루미늄층 및 막 두께 100nm인 티탄층의 적층을 스퍼터링법으로 형성했다. 또한, 상기 적층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 소스층(55a) 및 드레인층(55b)을 형성했다(도 2(E) 참조).
이어서, 질소 분위기하에서 300℃, 1시간의 열처리를 행했다.
이어서, 게이트 절연층(53), 산화물 반도체층(54), 소스층(55a) 및 드레인층(55b) 위에 막 두께 300nm인 산화 실리콘층으로 이루어진 보호 절연층(56)을 형성했다. 또한, 보호 절연층(56)을 포토리소그래피법을 이용하여 선택적으로 에칭했다(도 2(F) 참조). 또한, 상기 에칭 공정은, 게이트층, 소스층 및 드레인층과 후에 형성되는 도전층과의 컨택트홀을 형성하기 위한 공정이라는 점을 주목하라.
이어서, 보호 절연층(56) 위에 막 두께 1.5μm인 아크릴층을 도포하고, 이 아크릴층을 선택적으로 노광함으로써 평탄화 절연층(57)을 형성했다(도 2(G) 참조). 또한, 질소분위기하에서 250℃, 1시간의 열처리를 행함으로써, 아크릴층으로 이루어진 평탄화 절연층(57)을 구워 굳혔다.
이어서, 평탄화 절연층(57) 위에 막 두께 200nm의 티탄층을 스퍼터링법에 의해 형성했다. 또한, 상기 티탄층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 게이트층(52)에 접속하는 도전층(도시하지 않음), 소스층(55a)에 접속하는 도전층(58a) 및 드레인층(55b)에 접속하는 도전층(58b)을 형성했다(도 2(H) 참조).
이어서, 질소 분위기하에서 250℃, 1시간의 열처리를 행했다.
이상의 공정에 의하여, 상기 측정에 이용한 트랜지스터를 제작했다.
또한, 상기 측정에 이용한 특성 평가용 회로에 의한 오프 전류값의 산출 방법에 대해서 이하에 설명한다.
특성 평가용 회로에 의한 전류 측정에 대해서, 도 3(A) 내지 도 3(C)를 이용하여 설명한다. 도 3(A) 내지 도 3(C)는, 특성 평가용 회로를 설명하기 위한 도면이다.
먼저, 특성 평가용 회로의 회로 구성에 대해서 도 3(A)을 이용하여 설명한다. 도 3(A)은 특성 평가용 회로의 회로 구성을 도시하는 회로 도면이다.
도 3(A)에 도시하는 특성 평가용 회로는, 복수의 측정계(801)를 갖춘다. 복수의 측정계(801)는, 서로 병렬로 접속된다. 여기에서는 8개의 측정계(801)가 병렬로 접속되는 구성으로 한다. 복수의 측정계(801)를 이용함으로써, 동시에 복수의 측정을 행할 수 있다.
측정계(801)는 트랜지스터(811)와, 트랜지스터(812)와, 용량 소자(813)와, 트랜지스터(814)와, 트랜지스터(815)를 포함한다.
트랜지스터(811), 트랜지스터(812), 트랜지스터(814) 및 트랜지스터(815)는, N채널형의 전계 효과 트랜지스터이다.
트랜지스터(811)의 소스 및 드레인의 한쪽에는 전압(V1)이 입력되고, 트랜지스터(811)의 게이트에는 전압(Vext＿a)이 입력된다. 트랜지스터(811)는 전하 주입용의 트랜지스터이다.
트랜지스터(812)의 소스 및 드레인의 한쪽은, 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속되고, 트랜지스터(812)의 소스 및 드레인의 다른 한쪽에는, 전압(V2)이 입력되고, 트랜지스터(812)의 게이트에는 전압(Vext＿b)이 입력된다. 트랜지스터(812)는, 리크 전류 평가용의 트랜지스터이다. 또한, 여기에서의 리크 전류라는 것은, 트랜지스터의 오프 전류를 포함하는 리크 전류이라는 점을 주목하라.
용량 소자(813)의 한쪽의 전극은, 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속된다. 용량 소자(813)의 다른 한쪽의 전극에는, 전압(V2)이 입력된다. 또한, 여기에서는 전압(V2)은 0V이다.
트랜지스터(814)의 소스 및 드레인의 한쪽에는 전압(V3)이 입력되고, 트랜지스터(814)의 게이트는, 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속된다. 또한, 트랜지스터(814)의 게이트와, 트랜지스터(811)의 소스 및 드레인의 다른 한쪽, 트랜지스터(812)의 소스 및 드레인의 한쪽 및 용량 소자(813)의 한쪽의 전극과의 접속 개소를 노드(A)라고도 한다는 점을 주목하라. 또한, 여기에서는, 전압(V3)은 5V이다.
트랜지스터(815)의 소스 및 드레인의 한쪽은 트랜지스터(814)의 소스 및 드레인의 다른 한쪽에 접속된다. 트랜지스터(815)의 소스 및 드레인의 다른 한쪽에는 전압(V4)이 입력된다. 트랜지스터(815)의 게이트에는 전압(Vext＿c)이 입력된다. 또한, 여기에서는 전압(Vext＿c)은 0.5V이다.
또한, 측정계(801)는 트랜지스터(814)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(815)의 소스 및 드레인의 한쪽과의 접속 개소의 전압을 출력 전압(Vout)로서 출력한다.
여기에서는, 트랜지스터(811)로서, 도 2(A) 내지 도 2(H)를 이용하여 설명한 제작 방법에 의해 형성되는 채널 길이(L)＝10μm, 채널폭(Ｗ)＝10μm인 트랜지스터를 이용한다.
또, 트랜지스터(814) 및 트랜지스터(815)로서, 도 2(A) 내지 도 2(H)를 이용하여 설명한 제작 방법에 의해서 형성되는 채널 길이(L)＝3μm, 채널폭(Ｗ)＝100μm인 트랜지스터를 이용한다.
또한, 적어도 트랜지스터(812)는 도 3(B)에 도시하는 바와 같이 게이트층(52) 및 소스층(55a)과, 게이트층(52) 및 드레인층(55b)이 중첩하지 않고, 폭 1μm의 오프셋 영역을 가진다. 상기 오프셋 영역을 형성함으로써, 기생 용량을 저감하는 것이 가능하다. 또한 트랜지스터(812)로서는, 채널 길이(L) 및 채널폭(Ｗ)이 다른 6개의 트랜지스터의 샘플(SMP라고도 한다)을 이용한다(표 1 참조).
Figure 112013019414793-pct00001
도 3(A)에 도시하는 바와 같이, 전하 주입용 트랜지스터와, 리크 전류 평가용 트랜지스터를 각각 형성함으로써, 전하 주입 시에, 리크 전류 평가용 트랜지스터를 항상 오프 상태로 유지할 수 있다.
또, 전하 주입용 트랜지스터와, 리크 전류 평가용 트랜지스터를 각각 형성함으로써, 각각의 트랜지스터를 적절한 사이즈로 할 수 있다. 또, 리크 전류 평가용 트랜지스터의 채널폭(Ｗ)을 전하 주입용의 트랜지스터 채널폭(Ｗ)보다도 크게 함으로써, 리크 전류 평가용 트랜지스터의 리크 전류 이외의 특성 평가 회로의 리크 전류 성분을 상대적으로 작게 할 수 있다. 그 결과, 리크 전류 평가용 트랜지스터의 리크 전류를 높은 정도(精度)로 측정할 수 있다. 동시에, 전하 주입시에, 리크 전류 평가용 트랜지스터를 한 번 온상태로 할 필요가 없기 때문에, 채널 형성 영역의 전하의 일부가 노드(A)로 흘러들어가는 것에 의한 노드(A)의 전압 변동의 영향도 없다.
다음으로, 도 3(A)에 도시하는 특성 평가 회로의 리크 전류 측정 방법에 대해서, 도 3(C)를 이용하여 설명한다. 도 3(C)는, 도 3(A)에 도시하는 특성 평가 회로를 이용한 리크 전류 측정 방법을 설명하기 위한 타이밍 차트이다.
도 3(A)에 도시하는 특성 평가 회로를 이용한 리크 전류 측정 방법은, 쓰기 기간 및 유지 기간으로 나누어진다. 각각의 기간에서의 동작에 대하여, 이하에 설명한다.
쓰기 기간에서는, 전압(Vext＿b)으로서, 트랜지스터(812)가 오프 상태가 되는 전압(VL)(-3V)을 입력한다. 또, 전압(V1)으로서, 쓰기 전압(Vｗ)을 입력한 후, 전압(Vext＿a)으로서, 일정 기간 트랜지스터(811)가 온상태가 되는 전압VH(5V)을 입력한다. 이에 따라서, 노드(A)에 전하가 축적되고, 노드(A)의 전압은 쓰기 전압(Vｗ)과 동등한 값이 된다. 그 후, 전압(Vext＿a)으로서, 트랜지스터(811)가 오프 상태가 되는 전압(VL)을 입력한다. 그 후, 전압(V1)으로서, 전압(VSS)(0V)을 입력한다.
또, 유지 기간에서는 노드(A)가 유지하는 전하량의 변화에 기인하여 발생하는 노드(A) 전압의 변화량의 측정을 행한다. 전압 변화량으로부터, 트랜지스터(812)의 소스와 드레인 사이를 흐르는 전류값을 산출할 수 있다. 이상에 따라, 노드(A)의 전하 축적과 노드(A)의 전압의 변화량 측정을 행할 수 있다.
이 때, 노드(A)의 전하의 축적 및 노드(A)의 전압의 변화량 측정(축적 및 측정 동작이라고도 한다)을 반복하여 행한다. 먼저, 제 1 축적 및 측정 동작을 15회 반복하여 행한다. 제 1 축적 및 측정 동작에서는, 쓰기 기간에 쓰기 전압(Vｗ)으로서 5V의 전압을 입력하고, 유지 기간에 1시간의 유지를 행한다. 다음으로, 제 2 축적 및 측정 동작을 2회 반복하여 행한다. 제 2 축적 및 측정 동작에서는, 쓰기 기간에 쓰기 전압(Vｗ)으로서 3.5V의 전압을 입력하고, 유지 기간에 50시간의 유지를 행한다. 다음으로, 제 3 축적 및 측정 동작을 1회 행한다. 제 3 축적 및 측정 동작에서는 쓰기 기간에 쓰기 전압(Vｗ)으로서 4.5V의 전압을 입력하고, 유지 기간에 10시간의 유지를 행한다. 축적 및 측정 동작을 반복하여 행함으로써, 측정한 전류값이, 정상(定常) 상태에서의 값인 것을 확인할 수 있다. 바꿔 말하면, 노드(A)를 흐르는 전류(IA) 중에, 과도 전류(측정 개시 후 시간 경과와 함께 감소해가는 전류 성분)를 없앨 수 있다. 그 결과, 더 높은 정도로 리크 전류를 측정할 수 있다.
일반적으로, 노드(A) 전압(VA)은 출력 전압(Vout)의 함수로서 식(1)과 같이 나타낸다.
Figure 112013019414793-pct00002
또, 노드(A)의 전하(QA)는 노드(A) 전압(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용해서, 식 (2)와 같이 나타낸다. 여기에서, 노드(A)에 접속되는 용량(CA)은, 용량 소자(813)의 용량과 용량 소자(813) 이외의 용량 성분의 합이다.
Figure 112013019414793-pct00003
노드(A)의 전류(IA)는, 노드(A)에 흘러드는 전하( 또는 노드(A)로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드(A)의 전류(IA)는 식(3)과 같이 나타낸다.
Figure 112013019414793-pct00004
또한, 여기에서는, Δt을 약 54000sec로 한다. 이와 같이, 노드(A)에 접속되는 용량(CA)과, 출력 전압(Vout)으로부터, 리크 전류인 노드(A)의 전류(IA)를 구할 수 있기 때문에, 특성 평가 회로의 리크 전류를 구할 수 있다.
다음으로, 상기 특성 평가 회로를 이용한 측정 방법에 의한 출력 전압의 측정 결과 및 이 측정 결과로부터 산출한 특성 평가 회로의 리크 전류값에 대하여, 도 4를 이용하여 설명한다.
도 4(A)에, SMP4, SMP5 및 SMP6에서의 트랜지스터의 상기 측정(제 1 축적 및 측정 동작)에 걸리는 경과 시간(Time)과, 출력 전압(Vout)과의 관계를 나타내고, 도 4(B)에, 상기 측정에 걸리는 경과 시간(Time)과, 이 측정에 의해서 산출된 전류(IA)와의 관계를 나타낸다. 측정 개시 후부터 출력 전압(Vout)이 변동하고 있고, 정상 상태에 도달하기 위해서는 10시간 이상이 필요하다는 것을 알 수 있다.
또, 도 5에, 상기 측정에 의하여 얻어진 값으로부터 추정된 SMP1 내지 SMP6에서의 노드(A) 전압과 리크 전류의 관계를 도시한다. 도 5에서는, 예를 들면 SMP4에서 노드(A) 전압이 3.0V인 경우, 리크 전류는 28yA/μm이다. 리크 전류에는 트랜지스터(812)의 오프 전류도 포함되기 때문에, 트랜지스터(812)의 오프 전류도 28yA/μm 이하로 간주할 수 있다.
또, 도 6 내지 도 8에 85℃, 125℃ 및 150℃에서의 상기 측정에 의해 추정된 SMP1 내지 SMP6에서의 노드(A) 전압과 리크 전류의 관계를 도시한다. 도 6 내지 도 8에 도시하는 바와 같이, 150℃의 경우에도, 리크 전류는 100ｚA/μm 이하인 것을 알 수 있다.
이상과 같이, 산화물 반도체에 의해서 채널 형성 영역이 형성되는 트랜지스터를 이용한 특성 평가용 회로에서, 리크 전류가 충분히 낮기 때문에, 이 트랜지스터의 오프 전류가 충분히 작은 것을 알 수 있다. 또, 이 트랜지스터의 오프 전류는, 온도가 상승한 경우에도 충분히 낮은 것을 알 수 있다.
＜본 명세서에서 개시되는 반도체 집적 회로에 대하여＞
본 명세서에서 개시되는 반도체 집적 회로는, 기억 회로에 대하여 전원 전압이 공급되지 않는 기간에서도 상기 기억 회로가 가지는 복수의 순서 회로의 각각에 있어서, 특정한 노드(도 1(C)에 도시하는 트랜지스터(31)의 소스 및 드레인의 다른 한쪽 및 용량 소자(32)의 한쪽의 전극이 전기적으로 접속되는 노드)의 전위를 유지할 수 있다. 그리고, 상기 노드로 유지되는 전위를 상기 순서 회로에 있어서 유지되는 데이터에 대응시킬 수 있다. 즉, 본 명세서에서 개시되는 반도체 집적 회로에 있어서는, 상기 기억 회로에 대해서 전원 전압의 공급이 재개될 때에 재차 연산 등을 행할 필요가 없다. 이에 따라, 본 명세서에서 개시되는 반도체 집적 회로에서는, 소비 전력의 저감 및 동작의 지연의 저감을 도모할 수 있다.
＜구체예＞
상기한 반도체 집적 회로의 구체예에 대하여 도 9~도 19를 참조하여 설명한다.
＜순서 회로(21＿x)＞
도 9는, 도 1(C)에 도시한 순서 회로(21＿x)의 구체예를 도시하는 도면이다. 도 9에 도시하는 순서 회로(21＿x)는, 트랜지스터(31)와, 용량 소자(32)와, NAND 게이트(210a~210f)와, AND 게이트 (211a, 211b)와, 스위치(212a~212d)를 가진다. 또한, 각각의 접속 관계는 도 9를 참조하면 자명하기 때문에, 도 9에 도시하는 순서 회로(21＿x)의 접속 관계의 상세한 설명은 생략한다. 또, 트랜지스터(31)의 소스 및 드레인의 다른 한쪽 및 용량 소자(32)의 한쪽의 전극에 전기적으로 접속되는 노드를 노드(N)로서, 상기 노드(N)에서의 데이터 유지 동작에 대하여 이하에 설명한다.
도 10은, 도 9에 도시한 순서 회로(21＿x)의 노드(N)에 있어서 데이터(Data)의 유지가 행해질 때의 동작의 일례를 도시하는 도면이다. 또한, 도 10에 도시하는 동작예에 있어서, 기간(T1, T3)은 파워 게이팅 신호(PG)가 하이 레벨의 전위를 나타내는 기간(전원 공급 기간)이고, 기간(T2)은 파워 게이팅 신호(PG)가 로우 레벨의 전위를 나타내는 기간(전원 정지 기간)이다.
기간(T1)에 있어서, 클록 게이팅에 앞서 순서 회로(21＿x)가 유지하는 데이터(Data)를 확정시키기 위해서 순서 회로(21＿x)에 대한 클록 신호(CK)의 공급을 정지한다. 그 후, 제 1 전송 신호(TS1)로서 하이 레벨의 전위를 공급한다. 이에 따라서, 순서 회로(21＿x)가 유지하는 데이터(Data)를 노드(N)로 전송한다.
기간(T2)에 있어서, 순서 회로(21＿x)가 가지는 각 논리 게이트에 대하여 전원 전압의 공급이 정지된다. 이 때문에, 상기 순서 회로(21＿x)의 데이터가 플로팅 상태(Z)가 된다. 한편, 노드(N)에 유지된 데이터는, 소멸하지 않는다.
기간(T3)에 있어서, 제 2 전송 신호(TS2)로서 하이 레벨의 전위를 공급한다. 이에 따라, 순서 회로(21＿x)의 데이터가 복원된다. 이어서, 클록 신호(CK)의 공급을 재개함으로써, 순서 회로(21＿x)를 가지는 반도체 집적 회로의 동작을 조기에 재개할 수 있다.
＜트랜지스터＞
상기한 반도체 집적 회로는, 다수의 트랜지스터에 의해 구성된다. 여기에서, 상기 다수의 트랜지스터는, 각종 트랜지스터 중으로부터 각각의 트랜지스터에 요구되는 특성 등에 따라서 적절히 선택 할 수 있다. 예를 들어, 상기한 반도체 집적 회로에 있어서, 순서 회로(21＿1~21＿n) 및 조합 회로(22＿1~22＿n)에 포함되는 논리 게이트를 구성하는 트랜지스터에는 고속 동작이 요구된다. 이 때문에, 상기 트랜지스터로서는, 단결정 실리콘 또는 다결정 실리콘 또는 갈륨 비소(GaAs) 등의 화합물 반도체에 의해 채널 형성 영역이 구성되는 트랜지스터를 적용하는 것이 바람직하다. 또, 파워 게이트 트랜지스터(20)에는 오프 전류(리크 전류)가 낮은 것이 요구된다. 이 때문에, 상기 트랜지스터로서는 상기한 산화물 반도체에 의해 채널 형성 영역이 구성되는 트랜지스터를 적용하는 것이 바람직하다.
상기한 점에 비추어, 반도체 집적 회로가 가지는 트랜지스터의 일례에 대하여 설명한다. 구체적으로는, 단결정 실리콘 등의 반도체 재료를 포함하는 기판을 이용하여 형성되는 트랜지스터 및 산화물 반도체를 이용하여 형성되는 트랜지스터를 가지는 반도체 집적 회로의 일례에 대하여 나타낸다.
도 11은, 반도체 집적 회로가 가지는 트랜지스터의 일례를 도시하는 도면이다. 도 11에 도시하는 트랜지스터(160)는 반도체 재료를 포함하는 기판(100)에 형성되는 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 한쌍의 불순물 영역(114a, 114b) 및 한쌍의 고농도 불순물 영역(120a, 120b)(이들을 총괄하여 간단히 불순물 영역이라고 부른다)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트층(110)과, 불순물 영역(114a)과 전기적으로 접속하는 소스층(130a)과, 불순물 영역(114b)과 전기적으로 접속하는 드레인층(130b)을 가진다.
또한, 게이트층(110)의 측면에는 사이드 월 절연층(118)이 형성되어 있다는 점을 주목하라. 또, 반도체 재료를 포함하는 기판(100)의 사이드월 절연층(118)과 겹치지 않는 영역에는, 한쌍의 고농도 불순물 영역(120a, 120b)이 존재한다. 한 쌍의 고농도 불순물 영역(120a, 120b) 위에는 한쌍의 금속 화합물 영역(124a, 124b)이 존재한다. 또, 기판(100) 위에는 트랜지스터(160)를 감싸도록 소자 분리 절연층(106)이 형성되어 있다. 트랜지스터(160)를 덮도록, 층간 절연층(126) 및 층간 절연층(128)이 형성되어 있다. 소스층(130a), 드레인층(130b)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통하여, 한쌍의 금속 화합물 영역(124a, 124b)의 한쪽과 전기적으로 접속되어 있다. 즉, 소스층(130a)은, 금속 화합물 영역(124a)을 통하여 고농도 불순물 영역(120a) 및 불순물 영역(114a)과 전기적으로 접속되고, 드레인층(130b)은, 금속 화합물 영역(124b)을 통하여 고농도 불순물 영역(120b) 및 불순물 영역(114b)과 전기적으로 접속되어 있다.
도 11에 도시하는 트랜지스터(164)는 층간 절연층(128) 위에 형성된 게이트층(136d)과, 게이트층(136d) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 위에 형성된 산화물 반도체층(140)과, 산화물 반도체층(140) 위에 형성되고, 산화물 반도체층(140)과 전기적으로 접속되어 있는 소스층(142a)과 드레인층(142b)을 가진다.
여기에서, 게이트층(136d)은 층간 절연층(128) 위에 형성된 절연층(132)에, 묻도록 형성되어 있다. 또, 게이트층(136d)과 마찬가지로, 트랜지스터(160)를 가지는 소스층(130a)에 접하는 전극층(136a) 및 드레인층(130b)에 접하는 전극층(136b)이 형성되어 있다.
또, 트랜지스터(164) 위에는 산화물 반도체층(140)의 일부와 접하도록, 보호 절연층(144)이 형성되어 있다. 보호 절연층(144) 위에는 층간 절연층(146)이 형성되어 있다. 여기에서, 보호 절연층(144) 및 층간 절연층(146)에는, 소스층(142a) 및 드레인층(142b)에까지 달하는 개구가 형성되어 있다. 상기 개구를 통하여, 소스층(142a)에 접하는 전극층(150d), 드레인층(142b)에 접하는 전극층(150e)이 형성되어 있다. 또, 전극층(150d), 전극층(150e)과 마찬가지로, 게이트 절연층(138), 보호 절연층(144), 층간 절연층(146)에 형성된 개구를 통하여, 전극층(136a)에 접하는 전극층(150a) 및 전극층(136b)에 접하는 전극층(150b)이 형성되어 있다.
여기에서, 산화물 반도체층(140)은 수소 등의 불순물이 충분히 제거되고, 고순도화 되어 있다. 구체적으로는, 산화물 반도체층(140)의 수소 농도는 5×1019(atoms/cm3) 이하이다. 또한, 산화물 반도체층(140)의 수소 농도는 5×1018(atoms/cm3) 이하인 것이 바람직하고, 5×1017(atoms/cm3) 이하인 것이 보다 바람직하다는 점을 주목하라. 또한, 상기한 산화물 반도체층(140) 중의 수소 농도는, 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
또, 층간 절연층(146) 위에는 절연층(152)이 형성되어 있고, 절연층(152)에 묻도록, 전극층(154a), 전극층(154b), 전극층(154d)이 형성되어 있다. 또한, 전극층(154a)은 전극층(150a)과 접하고, 전극층(154b)은 전극층(150b) 및 전극층(150d)과 접하고, 전극층(154d)은 전극층(150e)과 접하고 있다는 점을 주목하라.
도 11에 도시한 바와 같이, 트랜지스터(160)가 가지는 드레인층(130b)은 상층 영역에 형성된 전극층(136b), 전극층(150b), 전극층(154b) 및 전극층(150d)을 통하여 트랜지스터(164)가 가지는 소스층(142a)에 전기적으로 접속하고 있다.
＜제작 공정예＞
다음으로, 트랜지스터(160) 및 트랜지스터(164)의 제작 방법의 일례에 대하여 설명한다. 이하에서는, 먼저 P형 트랜지스터(160)의 제작 방법에 대하여 도 12를 참조하여 설명하고, 그 후, 트랜지스터(164)의 제작 방법에 대해서 도 13 및 도 14를 참조하여 설명한다.
먼저, 반도체 재료를 포함하는 기판(100)을 준비한다(도 12(A) 참조). 반도체 재료를 포함하는 기판(100)으로서는, 실리콘 및 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, 또는 SOI 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(100)으로서, 단결정 실리콘 기판을 이용하는 경우의 일례에 대하여 나타내는 것으로 한다. 또한, 일반적으로 「SOI 기판」은 절연 표면 상에 실리콘 반도체층이 형성된 구성의 기판을 가리킨다는 점을 주목하라. 본 명세서 등에 있어서는, 절연 표면 상에 실리콘 이외의 재료로 이루어진 반도체층이 형성된 구성의 기판도 포함하는 것으로 한다. 즉, 「SOI 기판」이 가지는 반도체층은, 실리콘 반도체층으로 한정되지 않는다. 또, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 통하여 반도체층이 형성된 구성도 포함되는 것으로 한다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 12(A) 참조). 보호층(102)으로서는, 예를 들어, 산화 실리콘이나 질화 실리콘, 질화 산화 실리콘 등을 재료로 하는 절연층을 이용하는 것이 가능하다. 또한, 이 공정의 전후에 있어서, 트랜지스터의 임계 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가해도 좋다는 점을 주목하라. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물로서는, 예를 들어, 인이나 비소 등을 이용할 수 있다. 또, p형의 도전성을 부여하는 불순물로서는, 예를 들어, 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
다음으로, 상기 보호층(102)을 마스크로서 에칭을 행하고, 보호층(102)으로 덮이지 않은 영역(노출되어 있는 영역)의 기판(100)의 일부를 제거한다. 이에 따라서 분리된 반도체 영역(104)이 형성된다(도 12(B) 참조). 상기 에칭에는, 드라이 에칭을 이용하는 것이 적절하지만, 웨트 에칭을 이용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다.
다음으로, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)에 중첩하는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 12(B) 참조). 상기 절연층은, 산화 실리콘이나 질화 실리콘, 질화 산화 실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는, CMP(Chemical Mechanical Polishing) 등의 연마 처리나 에칭 처리 등이 있지만, 이 어느 하나를 이용해도 좋다. 또한, 반도체 영역(104)의 형성 후, 또는, 소자 분리 절연층(106)의 형성 후에는, 상기 보호층(102)을 제거한다는 점을 주목하라.
다음으로, 반도체 영역(104) 위에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 후의 게이트 절연층이 되는 것이며, CVD법이나 스퍼터링법 등을 이용하여 얻어지는 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막의 단층 구조 또는 적층 구조로 하면 좋다. 이외에, 고밀도 플라즈마 처리나 열산화 처리에 의하여, 반도체 영역(104)의 표면을 산화, 질화함으로써, 상기 절연층을 형성해도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소, 암모니아, 질소 등과 혼합 가스를 이용하여 행할 수 있다. 또, 절연층의 두께는 특별히 한정되지 않지만, 예를 들어, 1nm 이상 100nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또, 도전 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 이용해서, 도전 재료를 포함하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 이용할 수 있다. 또한, 여기에서는, 도전 재료를 포함하는 층을, 금속 재료를 이용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다는 점을 주목하라.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(108), 게이트층(110)을 형성한다(도 12(C) 참조).
다음으로, 게이트층(110)을 덮는 절연층(112)을 형성한다(도 12(C) 참조). 그리고, 반도체 영역(104)에 붕소(B), 인(P), 비소(As) 등을 첨가하고, 얕은 접합 깊이의 한쌍의 불순물 영역(114a, 114b)을 형성한다(도 12(C) 참조). 또한, 한쌍의 불순물 영역(114a, 114b)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 하부에는, 채널 형성 영역(116)이 형성된다는 점을 주목하라(도 12(C) 참조). 여기에서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 트랜지스터가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다. 또, 여기에서는, 절연층(112)을 형성한 후에 한쌍의 불순물 영역(114a, 114b)을 형성하는 공정을 채용하고 있지만, 한쌍의 불순물 영역(114a, 114b)을 형성한 후에 절연층(112)을 형성하는 공정으로 해도 좋다.
다음으로, 사이드월 절연층(118)을 형성한다(도 12(D) 참조). 사이드월 절연층(118)은, 절연층(112)을 덮도록 절연층을 형성한 후에, 상기 절연층에 이방성의 높은 에칭 처리를 적용함으로써, 자기 정합적으로 형성할 수 있다. 또, 이 때, 절연층(112)을 부분적으로 에칭하고, 게이트층(110)의 상면과, 한쌍의 불순물 영역(114a, 114b)의 상면을 노출시키면 좋다.
다음으로, 게이트층(110), 한쌍의 불순물 영역(114a, 114b), 사이드월 절연층(118) 등을 덮도록, 절연층을 형성한다. 그리고, 한쌍의 불순물 영역(114a, 114b)의 일부에 대하여 붕소(B), 인(P), 비소(As) 등을 첨가하고, 한쌍의 고농도 불순물 영역(120a, 120b)을 형성한다(도 12(E) 참조). 그 후, 상기 절연층을 제거하고, 게이트층(110), 사이드월 절연층(118), 한쌍의 고농도 불순물 영역(120a, 120b) 등을 덮도록 금속층(122)을 형성한다(도 12(E) 참조). 금속층(122)은, 진공 증착법이나 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층(122)은, 반도체 영역(104)을 구성하는 반도체 재료와 반응하여 저저항의 금속 화합물이 되는 금속 재료를 이용하여 형성하는 것이 바람직하다. 이와 같은 금속 재료로서는, 예를 들어, 티탄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음으로, 열처리를 시행하여, 금속층(122)과 반도체 재료와 반응시킨다. 이에 따라, 한쌍의 고농도 불순물 영역(120a, 120b)에 접하는 한쌍의 금속 화합물 영역(124a, 124b)이 형성된다(도 12(F) 참조). 또한, 게이트층(110)으로서 다결정실리콘 등을 이용하는 경우에는, 게이트층(110)의 금속층(122)과 접촉하는 부분에도, 금속 화합물 영역이 형성된다는 점을 주목하라.
상기 열처리로서는, 예를 들어, 플래시 램프의 조사에 의한 열처리를 이용할 수 있다. 물론, 그 외의 열처리 방법을 이용해도 좋지만, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기의 금속 화합물 영역은, 금속 재료와 반도체 재료와의 반응에 의해 형성되는 것이며, 충분히 도전성이 높여진 영역이다는 점을 주목하라. 상기 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고, 소자 특성을 향상시키는 것이 가능하다. 또한, 한쌍의 금속 화합물 영역(124a, 124b)을 형성한 후에는, 금속층(122)은 제거한다는 점을 주목하라.
다음으로, 상기 공정에 의하여 형성된 각 구성을 덮도록, 층간 절연층(126), 층간 절연층(128)을 형성한다(도 12(G) 참조). 층간 절연층(126)이나 층간 절연층(128)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성할 수도 있다. 또한, 여기에서는, 층간 절연층(126)이나 층간 절연층(128)의 이층 구조로 하고 있지만, 층간 절연층의 구성은 이에 한정되지 않는다는 점을 주목하라. 층간 절연층(128)의 형성 후에는, 그 표면을, CMP나 에칭 처리 등에 의해 평탄화해 두는 것이 바람직하다.
그 후, 상기 층간 절연층에 한쌍의 금속 화합물 영역(124a, 124b)에까지 달하는 개구를 형성하고, 상기 개구에, 소스층(130a), 드레인층(130b)을 형성한다(도 12(H) 참조). 소스층(130a) 및 드레인층(130b)은, 예를 들어, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP와 같은 방법을 이용하여, 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
또한, 소스층(130a) 및 드레인층(130b)은 형성할 때에는, 그 표면이 평탄해 지도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함하는 영역에 티탄막이나 질화 티탄막을 얇게 형성한 후에, 개구에 묻도록 텅스텐막을 형성하는 경우에는, 이 후의 CMP에 의해서, 불필요한 텅스텐, 티탄, 질화티탄 등을 제거함과 동시에, 그 표면의 평탄성을 향상시킬 수 있다. 이와 같이, 소스층(130a) 및 드레인층(130b)을 포함하는 표면을 평탄화함으로써, 후의 공정에 있어서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있게 된다.
또한, 여기에서는, 한쌍의 금속 화합물 영역(124a, 124b)과 접촉하는 소스층(130a) 및 드레인층(130b)만을 나타내고 있지만, 이 공정에서, 배선으로서 기능하는 전극층 등을 조합하여 형성할 수 있다는 점을 주목하라. 소스층(130a) 및 드레인층(130b)으로서 이용할 수 있는 재료에 대하여 특별히 한정하지는 않고, 각종 도전 재료를 이용할 수 있다. 예를 들어, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료를 이용할 수 있다.
이상에 따라, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다. 또한, 상기 공정 후에는, 전극이나 배선, 절연층 등을 더 형성해도 좋다는 점을 주목하라. 배선의 구조로서, 층간 절연층 및 도전층의 적층 구조가 되는 다층 배선 구조를 채용함으로써, 고도로 집적화한 회로를 제공할 수 있다.
다음으로, 도 13 및 도 14를 이용하여, 층간 절연층(128) 위의 트랜지스터(164)를 제작하는 공정에 대하여 설명한다. 또한, 도 13 및 도 14는, 층간 절연층(128) 상의 각종 전극층이나, 트랜지스터(164) 등의 제작 공정을 도시하는 것이므로, 트랜지스터(164)의 하부에 존재하는 트랜지스터(160) 등에 대해서는 생략하고 있다는 점을 주목하라.
먼저, 층간 절연층(128), 소스층(130a) 및 드레인층(130b) 위에 절연층(132)을 형성한다(도 13(A) 참조). 절연층(132)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다.
다음으로, 절연층(132)에 대해서, 소스층(130a) 및 드레인층(130b)까지 달하는 개구를 형성한다. 이 때, 후에 게이트층(136d)이 형성되는 영역에도 함께 개구를 형성한다. 그리고, 상기 개구에 묻도록, 도전층(134)을 형성한다(도 13(B) 참조). 상기 개구는 마스크를 이용한 에칭 등의 방법으로 형성할 수 있다. 상기 마스크는, 포토 마스크를 이용한 노광 등의 방법에 의해 형성할 수 있다. 에칭으로서는 웨트 에칭, 드라이 에칭의 어느 하나를 이용해도 좋지만, 미세 가공의 관점에서는, 드라이 에칭을 이용하는 것이 적절하다. 도전층(134)의 형성은, PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(134)의 형성에 이용할 수 있는 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나, 이들의 합금, 화합물(예를 들면, 질화물) 등이 있다.
보다 구체적으로는, 예를 들어, PVD법에 의해 개구를 포함하는 영역에 티탄막을 얇게 형성하고, CVD법에 의해 질화 티탄막을 얇게 형성한 후에, 개구에 묻도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티탄막은, 계면의 산화막을 환원하고, 하부 전극층(여기에서는, 소스층(130a), 드레인층(130b) 등)과의 접촉 저항을 저감시키는 기능을 가진다. 또, 그 후에 형성되는 질화 티탄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
도전층(134)을 형성한 후에는, 에칭 처리나 CMP와 같은 방법을 이용하여 도전층(134)의 일부를 제거하고, 절연층(132)을 노출시키고, 전극층(136a), 전극층(136b), 게이트층(136d)을 형성한다(도 13(C) 참조). 또한, 상기 도전층(134)의 일부를 제거하여 전극층(136a), 전극층(136b), 게이트층(136d)을 형성할 때에는, 표면이 평탄해지도록 가공하는 것이 바람직하다는 점을 주목하라. 이와 같이, 절연층(132), 전극층(136a), 전극층(136b), 게이트층(136d)의 표면을 평탄화함으로써, 후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있게 된다.
다음으로, 절연층(132), 전극층(136a), 전극층(136b), 게이트층(136d)을 덮도록, 게이트 절연층(138)을 형성한다(도 13(D) 참조). 게이트 절연층(138)은, CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또, 게이트 절연층(138)은, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 산화 알루미늄, 산화 하프늄, 산화 탄탈, 산화 갈륨 등을 포함하도록 형성하는 것이 적절하다. 또한, 게이트 절연층(138)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다는 점을 주목하라. 예를 들어, 원료 가스로서, 실란(SiH4), 산소, 질소를 이용한 플라즈마 CVD법에 의해, 산화 질화 규소로 이루어지는 게이트 절연층(138)을 형성할 수 있다. 게이트 절연층(138)의 두께는 특별히 한정되지 않지만, 예를 들어, 10nm 이상, 500nm 이하로 할 수 있다. 적층 구조인 경우는, 예를 들어, 막 두께 50nm 이상, 200nm 이하의 제 1 게이트 절연층과, 제 1 게이트 절연층상의 막 두께 5nm 이상, 300nm 이하의 제 2 게이트 절연층의 적층으로 하면 적절하다.
이어서, 게이트 절연층(138) 위에, 산화물 반도체층을 형성하고, 마스크를 이용한 에칭 등의 방법에 의해서 이 산화물 반도체층을 가공하고, 섬 형상의 산화물 반도체층(140)을 형성한다(도 13(E) 참조).
이용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서는, 그들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라제오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)중 어느 한종 또는 복수 종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 여기에서, 예를 들어, In-Ga-Zn계 산화물이라는 것은, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다는 점을 주목하라. 또, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또, 산화물 반도체로서는, InMO3(ZnO)m(m＞0, 또한, m은 정수가 아니다)으로 표기되는 재료를 이용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 점을 주목하라. 또, 산화물 반도체로서, In3SnO5(ZnO)n(n＞0, 또한, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들어, In：Ga：Zn＝1：1：1(＝1/3：1/3：1/3) 또는 In：Ga：Zn＝2：2：1(＝2/5：2/5：1/5)인 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 또는, In：Sn：Zn＝1：1：1(＝1/3：1/3：1/3), In：Sn：Zn＝2：1：3(＝1/3：1/6：1/2) 또는 In：Sn：Zn＝2：1：5(＝1/4：1/8：5/8)인 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라서 적절한 조성인 것을 이용하면 좋다. 또, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물이라도, 벌크내 결함 밀도를 저감하는 것에 의해 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In：Ga：Zn＝a：b：c(a＋b＋c＝1)인 산화물의 조성이 원자수비가 In：Ga：Zn＝A：B：C(A＋B＋C＝1)인 산화물 조성의 근방인 것은, a, b, c가, (a―A)2＋(b―B)2＋(c―C)2≤r2를 만족시키는 것을 말하며, r은, 예를 들어, 0.05로 하면 좋다는 점을 주목하라. 다른 산화물이라도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 좋다. 후자의 경우, 어모퍼스(amorphous)이어도, 다결정이어도 좋다. 또, 어모퍼스 중에 결정성을 가지는 부분을 포함하는 구조여도, 비어모퍼스여도 좋다.
어모퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있다. 이것을 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또, 결정성을 가지는 산화물 반도체에서는, 보다 벌크 내 결함을 저감하는 것이 가능하다. 표면의 평탄성을 높이면 어모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장하여 얻어진 것이라는 점을 주목하라. 「기준면으로부터 지정면까지의 편차의 절대치를 평균한 값」이라고 표현할 수 있고, 이하의 식에서 정의된다.
Figure 112013019414793-pct00005
또한, 상기에서, S0는, 측정면(좌표 (x1，y1)(x1，y2)(x2，y1)(x2，y2)로 나타내는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다는 점을 주목하라. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)에서 평가 가능하다.
여기에서는, 산화물 반도체층으로서 In-Ga-Zn-O계의 금속 산화물 타겟을 이용하여, 비정질 산화물 반도체층을 스퍼터링법에 의해 형성하는 것으로 한다.
산화물 반도체층(140)을 스퍼터링법으로 제작하기 위한 타겟으로서는, 예를 들어, 산화 아연 등을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또, In, Ga 및 Zn을 포함하는 금속 산화물 타겟(조성비로서, In2O3：Ga2O3：ZnO＝1：1：1［mol비］, In：Ga：Zn＝1：1：0.5［atom비］) 등을 이용할 수도 있다. 또, In, Ga 및 Zn을 포함하는 금속 산화물 타겟으로서, In：Ga：Zn＝1：1：1［atom비］, 또는 In：Ga：Zn＝1：1：2［atom비］의 조성비를 가지는 타겟 등을 이용해도 좋다. 금속 산화물 타겟의 충전율은 90％ 이상, 100％ 이하, 바람직하게는 95％ 이상(예를 들면, 99.9％)이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체층이 형성된다.
또, 산화물 반도체층(140)으로서 In-Zn-O계의 재료를 이용하는 경우, 이용할 타겟의 조성비는, 원자수비로, In：Zn＝50：1~1：2(몰수비로 환산하면 In2O3：ZnO＝25：1~1：4), 바람직하게는 In：Zn＝20：1~1：1(몰수비로 환산하면 In2O3：ZnO＝10：1~1：2), 더 바람직하게는 In：Zn＝15：1~1.5：1(몰수비로 환산하면 In2O3：ZnO＝15：2~3：4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용하는 금속 산화물 타겟은, 원자수비가 In：Zn：O＝X：Y：Z일 때, Z＞1.5X＋Y로 한다.
또, In-Sn-Zn계 산화물은, ITZO라고 부를 수 있다. ITZO의 경우, 이용하는 타겟의 조성비는, In：Sn：Zn가 원자수비로, 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35 등이 되는 산화물 타겟을 이용한다.
산화물 반도체층의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 적절하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이, 수 ppm 정도(바람직하게는 수 ppb 정도)로까지 제거된 고순도 가스를 이용하는 것이 적절하다.
산화물 반도체층의 형성시에는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상, 600℃ 이하, 바람직하게는 200℃ 이상, 400℃ 이하로 한다. 기판을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 불순물 농도를 저감하는 것이 가능하다. 또, 스퍼터링에 의한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄서블리메이션 펌프를 이용할 수 있다. 또, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물)등이 배기되기 때문에, 상기 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
형성 조건으로서는, 예를 들어, 기판과 타겟간의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전력이 0.5kＷ, 분위기가 산소(산소 유량 비율 100％) 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에, 바람직하다는 점을 주목하라. 산화물 반도체층의 두께는, 2nm 이상, 200nm 이하, 바람직하게는 5nm 이상, 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 다르기 때문에, 그 두께는 이용할 재료에 따라서 적절히 선택하면 좋다는 점을 주목하라.
또한, 산화물 반도체층을 스퍼터링법에 의해서 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 게이트 절연층(138)의 표면에 부착되어 있는 먼지을 제거하는 것이 적절하다는 점을 주목하라. 여기에서, 역스퍼터링이라는 것은, 통상의 스퍼터링에 있어서는, 스퍼터링 타겟에 이온을 충돌시키는바, 반대로, 처리 표면에 이온을 충돌시키는 것에 반해, 그 표면을 개질(改質)하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면측에 고주파 전압을 인가하고, 기판 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기로 바꾸어 질소, 헬륨, 산소 등을 이용해도 좋다는 점을 주목하라.
상기 산화물 반도체층의 에칭에는, 드라이 에칭, 웨트 에칭 중 어느 하나를 이용해도 좋다. 물론, 양쪽을 조합시켜 이용할 수도 있다. 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
드라이 에칭에 이용할 에칭 가스에는, 예를 들어, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화 붕소(BCl3), 사염화규소(SiCl4), 사염화탄소 (CCl4)등) 등이 있다. 또, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화 탄소 (CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용해도 좋다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)은 적절히 설정한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또, ITO07N(간토 화학사제(Kanto Chemical Co., Inc.)) 등의 에칭액을 이용해도 좋다.
이어서, 산화물 반도체층에 제 1 열처리를 행하는 것이 바람직하다. 이 제 1 열처리에 의해서 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제 1 열처리의 온도는, 300℃ 이상, 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 예를 들어, 저항 발열체 등을 이용한 전기로(爐)에 기판을 도입하고, 산화물 반도체층(140)에 대하여 질소 분위기하 450℃에서 1시간의 열처리를 행한다. 그동안, 산화물 반도체층(140)은, 대기에 닿지 않고, 물이나 수소의 재혼입이 이루어지지 않도록 한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해서, 피처리물을 가열하는 장치여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해서, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 행하는 장치이다. 기체로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해서 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, GRTA처리는 다음과 같이 수행될 수 있다. 제 1 열처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스 중에 기판을 투입하고, 수분간 가열한 후, 상기 불활성 가스 중으로부터 기판이 꺼내진다. GRTA 처리를 이용하면 단시간으로 고온 열처리가 가능하게 된다. 또, 단시간의 열처리이기 때문에, 기판의 변형점을 넘는 온도 조건에서도 적용이 가능하게 된다.
또한, 제 1 열처리는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기에서 행해지는 것이 바람직하다는 점을 주목하라. 예를 들어, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
제 1 열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 결정화하고, 미결정 또는 다결정이 된 경우도 있다. 예를 들어, 결정화율이 90％ 이상, 또는 80％ 이상의 미결정 산화물 반도체층이 된 경우도 있다. 또, 제 1 열처리 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질 산화물 반도체층이 되는 경우도 있다.
또, 비정질 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에 미결정(입경 1nm 이상, 20nm 이하(대표적으로는 2nm 이상, 4nm 이하))가 혼재하는 산화물 반도체층이 되는 경우도 있다.
또, 비정질 중에 미결정을 배열시킴으로써, 산화물 반도체층의 전기적 특성을 변화시킬 수도 있다. 예를 들어, In-Ga-Zn-O계의 금속 산화물 타겟을 이용하여 산화물 반도체층을 형성하는 경우에는, 전기적 이방성을 가지는 In2Ga2ZnO7의 결정립이 배향한 미결정부를 형성함으로써, 산화물 반도체층의 전기적 특성을 변화시킬 수 있다.
보다 구체적으로는, 예를 들어, In2Ga2ZnO7의 c축이 산화물 반도체층의 표면에 수직인 방향을 취하도록 배향시킴으로써, 산화물 반도체층의 표면에 평행한 방향의 도전성을 향상시키고, 산화물 반도체층의 표면에 수직인 방향의 절연성을 향상시킬 수 있다. 또, 이와 같은 미결정부는, 산화물 반도체층 중으로 물이나 수소 등의 불순물 침입을 억제하는 기능을 가진다.
또한, 상기한 미결정부를 가지는 산화물 반도체층은, GRTA 처리에 의한 산화물 반도체층의 표면 가열에 의해서 형성할 수 있다는 점을 주목하라. 또, Zn의 함유량이 In 또는 Ga의 함유량보다 작은 스퍼터링 타겟을 이용함으로써, 보다 적절히 형성할 수 있다.
여기에서는, ab면, 표면 또는 계면의 방향에서 봤을 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축 배향을 가진 결정을 포함하는 산화물이 설명된다. 이 결정에서는, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에서는 a축 또는 b축 방향이 변한다(결정이 c축을 중심으로 회전한다). 이러한 결정은 또한 c축 정렬된 결정(CAAC：C Axis Aligned Crystal)라고도 한다.
CAAC를 포함하는 산화물이라는 것은, 넓은 의미로, 비(非)단결정이고, 그 ab면에 수직인 방향으로부터 봤을 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향에 수직인 방향으로부터 봤을 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또, CAAC를 구성하는 개개의 결정 부분인 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분인 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라서, 도체이거나, 반도체이거나, 절연체이거나 한다. 또, 그 조성 등에 따라서, 가시광에 대해서 투명하거나 불투명하거나 한다.
이와 같은 CAAC의 예로서, 막상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인지되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 관찰되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 23 내지 도 25를 이용하여 상세하게 설명한다. 또한, 특별히 수정이 없는 한, 도 23 내지 도 25는 윗방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다.
도 23(A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 가지는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대해서, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 23(A)의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 23(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 0가 있다는 점을 주목하라. 도 23(A)에 도시하는 소그룹은 전하가 0이다.
도 23(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 가지는 구조를 도시한다. 3배위의 O는, 어느 것이든 ab면에 존재한다. 도 23(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또, In도 5배위를 취하기 때문에, 도 23(B)에 도시하는 구조를 취할 수 있다. 도 23(B)에 도시하는 소그룹은 전하가 0이다.
도 23(C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 가지는 구조를 도시한다. 도 23(C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 23(C)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위인O가 있어도 좋다. 도 23(C)에 도시하는 소그룹은 전하가 0이다.
도 23(D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 가지는 구조를 도시한다. 도 23(D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 23(D)에 도시하는 소그룹은 전하가 ＋1이 된다.
도 23(E)에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 23(E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 23(E)에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛셀이라고도 한다)이라고 부른다.
여기에서, 이들 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 23(A)에 도시하는 6배위의 In의 상반분 3개의 O는, 아랫방향에 각각 3개의 근접 In을 가지고, 하반분인 3개의 O는 윗방향에 각각 3개의 근접 In을 가진다. 5배위의 Ga의 상반분인 1개의 O는 아랫방향에 1개의 근접 Ga을 가지고, 하반분인 1개의 O는 윗방향에 1개의 근접 Ga을 가진다. 4배위의 Zn의 상반분인 1개의 O는 아랫방향에 1개의 근접 Zn을 가지고, 하반분인 3개의 O는 윗방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 윗방향의 4배위의 O의 수와, 그 O의 아랫방향에 있는 근접 금속 원자의 수는 같다. 마찬가지로 금속 원자의 아랫방향의 4배위의 O의 수와, 그 O의 윗방향에 있는 근접 금속 원자의 수는 같다. O는 4배위이므로, 아랫방향에 있는 근접 금속 원자의 수와, 윗방향에 있는 근접 금속 원자 수의 합은 4가 된다. 따라서, 금속 원자의 윗방향에 있는 4배위의 O의 수와, 다른 금속 원자의 아랫방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반분인 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)의 어느 하나와 결합하게 된다.
이들의 배위수를 가지는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또, 이 외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 24(A)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 24(B)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 24(C)는, 도 24(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 24(A)에서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내며, 예를 들어, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 원형틀의 3으로서 도시하고 있다. 마찬가지로, 도 24(A)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 도시하고 있다. 또, 마찬가지로, 도 24(A)에서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 24(A)에서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각-0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹은 전하가 ＋1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하＋1을 지우는 전하-1가 필요해진다. 전하-1을 취하는 구조로서, 도 23(E)에 도시하도록, 2개의 Zn을 포함하는 소그룹이 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 지워지지 않기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 24(B)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다는 점을 주목하라.
또, 이 외에도, 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물이나, 삼원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 이원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들어, 도 25(A)에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 25(A)에서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In와 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 25(B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 25(C)는, 도 25(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 ＋3, ＋2, ＋3이기 때문에, In, Zn 및 Ga의 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 이 때문에, 이들 소그룹의 조합이면 중그룹 합계의 전하는 항상 0이 된다.
또, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 25(A)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합시킨 대그룹도 취할 수 있다.
산화물 반도체층(140)에 대한 제 1 열처리는, 섬 형상의 산화물 반도체층(140)으로 가공하기 전의 산화물 반도체층에 행할 수도 있다. 그 경우에는, 제 1 열처리 후에, 가열 장치로부터 기판을 꺼내어, 포토리소그래피 공정을 행하게 된다.
또한, 상기 열처리는, 산화물 반도체층(140)에 대한 탈수화, 탈수소화의 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등으로 부를 수도 있다는 점을 주목하라. 이와 같은 탈수화 처리, 탈수소화 처리는, 산화물 반도체층 형성 후, 산화물 반도체층(140) 위에 소스층 및 드레인층을 적층시킨 후, 또는 소스층 및 드레인층 위에 보호 절연층을 형성한 후, 등의 타이밍에서 행하는 것이 가능하다. 또, 이와 같은 탈수화 처리, 탈수소화 처리는, 1회에 한정하지 않고 복수 회 행해도 좋다.
다음으로, 산화물 반도체층(140)에 접하도록, 소스층(142a) 및 드레인층(142b)을 형성한다(도 13(F) 참조). 소스층(142a) 및 드레인층(142b)은, 산화물 반도체층(140)을 덮도록 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
상기 도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수로부터 선택된 재료를 이용해도 좋다. 또, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수, 또는 복수 조합시킨 재료를 이용해도 좋다. 도전층은, 단층 구조여도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 티탄막과, 알루미늄막과, 티탄막이 적층된 3층 구조 등이 있다.
또한, 도전층의 에칭시에는, 산화물 반도체층(140)이 제거되지 않도록, 각각의 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 의해서는, 상기 공정에서, 산화물 반도체층(140)의 일부가 에칭되고, 홈부(요철부)를 가지는 산화물 반도체층이 되는 경우도 있다는 점을 주목하라.
또, 산화물 반도체층(140)과 소스층(142a) 사이, 또는 산화물 반도체층(140)과 드레인층(142b) 사이에, 산화물 도전층을 형성해도 좋다. 산화물 도전층과, 소스층(142a) 및 드레인층(142b)을 형성하기 위한 금속층이라는 것은, 연속하여 형성하는 것(연속 성막)이 가능하다. 산화물 도전층은, 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이와 같은 산화물 도전층을 형성함으로써, 소스 영역 또는 드레인 영역의 저저항화를 도모하는 것이 가능하기 때문에, 트랜지스터의 고속 동작이 실현된다.
또, 상기 마스크의 사용수나 공정수를 삭감하기 위해, 투과한 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의하여 레지스트 마스크를 형성하고, 이것을 이용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는, 복수의 두께를 가지는 형상(계단상)이 되고, 애싱에 의해 더 형상을 변형시키는 것이 가능하기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 즉, 한장의 다계조 마스크에 의하여, 적어도 두종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크수를 삭감할 수 있고, 대응할 포토리소그래피 공정도 삭감이 가능하기 때문에, 공정의 간략화가 이루어진다.
또한, 상기한 공정 후에는, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하는 것이 바람직하다는 점을 주목하라. 상기 플라즈마 처리에 의해서, 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등이 제거된다. 또, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행해도 좋다.
다음으로, 대기에 접촉시키지 않고, 산화물 반도체층(140)의 일부에 접하는 보호 절연층(144)을 형성한다(도 13(G) 참조).
보호 절연층(144)은, 스퍼터링법 등, 보호 절연층(144)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 또, 그 두께는, 적어도 1nm 이상으로 한다. 보호 절연층(144)에 이용할 수 있는 재료로서는, 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소 등이 있다. 또, 이 구조는, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 보호 절연층(144)을 형성 시의 기판 온도는, 실온 이상 300℃ 이하로 하는 것이 바람직하다. 분위기는, 희가스(대표적으로는 아르곤)분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적절하다.
보호 절연층(144)에 수소가 포함되면, 이 수소의 산화물 반도체층(140)으로의 침입이나, 수소에 의한 산화물 반도체층(140) 중의 산소 추출 등이 발생하고, 산화물 반도체층(140)의 백채널측이 저저항화하고, 기생 채널이 형성될 우려가 있다. 따라서, 보호 절연층(144)은 가능하면 수소를 포함하지 않도록, 형성 방법에서는 수소를 이용하지 않는 것이 중요하다.
또, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(144)을 형성하는 것이 바람직하다. 이것은, 산화물 반도체층(140) 및 보호 절연층(144)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 제거되기 때문에, 상기 성막실에서 형성한 보호 절연층(144)에 포함되는 불순물의 농도를 저감할 수 있다.
보호 절연층(144)을 형성할 때에 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이, 수 ppm 정도(바람직하게는, 수 ppb 정도)로까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 제 2 열처리(바람직하게는 200℃ 이상, 400℃ 이하, 예를 들면 250℃ 이상, 350℃ 이하)를 행하는 것이 바람직하다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 열처리를 행한다. 제 2 열처리를 행하면, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다.
또, 대기중, 100℃ 이상, 200℃ 이하, 1시간 이상, 30시간 이하의 열처리를 행해도 좋다. 이 열처리는 일정한 가열 온도를 유지하여 가열해도 좋고, 실온으로부터, 100℃ 이상, 200℃ 이하의 가열 온도로의 승온과, 가열 온도부터 실온까지의 강온을 복수회 반복하여 행해도 좋다. 또, 이 열처리를, 보호 절연층의 형성전에, 감압하에서 행해도 좋다. 감압하에서 열처리를 행하면, 가열 시간을 단축할 수 있다. 또한, 상기 열처리는, 상기 제 2 열처리로 바꾸어 행해도 좋고, 제 2 열처리의 전후 등에 행해도 좋다.
다음으로, 보호 절연층(144) 위에, 층간 절연층(146)을 형성한다(도 14(A) 참조). 층간 절연층(146)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈등의 무기 절연재료를 포함하는 재료를 이용하여 형성할 수 있다. 층간 절연층(146)의 형성 후에는, 그 표면을, CMP이나 에칭 등의 방법에 의해서 평탄화해 두는 것이 바람직하다.
다음으로, 층간 절연층(146), 보호 절연층(144) 및 게이트 절연층(138)에 대하여, 전극층(136a), 전극층(136b), 소스층(142a), 드레인층(142b)으로 까지 달하는 개구를 형성한다. 그 다음 상기 개구에 묻도록 도전층(148)을 형성한다(도 14(B) 참조). 상기 개구는 마스크를 이용한 에칭 등의 방법으로 형성할 수 있다. 상기 마스크는, 포토마스크를 이용한 노광 등의 방법에 의해서 형성할 수 있다. 에칭으로서는 웨트 에칭, 드라이 에칭의 하나를 이용해도 좋지만, 미세 가공의 관점으로부터는, 드라이 에칭을 이용하는 것이 적절하다. 도전층(148)의 형성은, PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(148)의 형성에 이용할 수 있는 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나, 이들의 합금, 화합물(예를 들면 질화물) 등이 있다.
구체적으로는, 예를 들어, 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, CVD법에 의해 질화 티탄막을 얇게 형성한 후에, 개구에 묻도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티탄막은, 계면의 산화막을 환원하고, 하부 전극(여기에서는, 전극층(136a), 전극층(136b), 소스층(142a), 드레인층(142b))과의 접촉 저항을 저감시키는 기능을 가진다. 또, 그 후에 형성되는 질화 티탄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
도전층(148)을 형성한 후에는, 에칭이나 CMP와 같은 방법을 이용하여 도전층(148)의 일부를 제거하고, 층간 절연층(146)을 노출시키고, 전극층(150a), 전극층(150b), 전극층(150d), 전극층(150e)을 형성한다(도 14(C) 참조). 또한, 상기 도전층(148)의 일부를 제거하고 전극층(150a), 전극층(150b), 전극층(150d), 전극층(150e)을 형성할 때에는, 표면이 평탄해지도록 가공하는 것이 바람직하다는 점을 주목하라. 이와 같이, 층간 절연층(146), 전극층(150a), 전극층(150b), 전극층(150d), 전극층(150e)의 표면을 평탄화함으로써, 후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있게 된다.
또한, 절연층(152)을 형성하고, 절연층(152)에, 전극층(150a), 전극층(150b), 전극층(150d), 전극층(150e)에까지 달하는 개구를 형성한다. 그 후 상기 개구에 묻도록 도전층을 형성한다. 그 다음, 에칭이나 CMP 등의 방법을 이용하여 도전층의 일부를 제거하고, 절연층(152)을 노출시켜, 전극층(154a), 전극층(154b), 전극층(154d)을 형성한다(도 14(D) 참조). 상기 공정은, 전극층(150a) 등을 형성하는 경우와 마찬가지이므로, 세부 사항은 생략한다.
＜트랜지스터의 변형예＞
도 15 내지 도 18은, 트랜지스터(164)의 변형예를 도시하는 도면이다.
도 15에는, 산화물 반도체층(140)의 아래에 게이트층(136d)을 가지고, 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면에서 접하는 구성의 트랜지스터(164)를 도시한다.
도 15에 도시하는 구성과 도 11에 도시하는 구성의 큰 차이점으로서, 소스층(142a) 및 드레인층(142b)과, 산화물 반도체층(140)과의 접속 위치를 들 수 있다. 즉, 도 11에 도시하는 구성에서는, 산화물 반도체층(140)의 상측 표면에서, 소스층(142a) 및 드레인층(142b)과 접하는 것에 대하여, 도 15에 도시하는 구성에서는, 산화물 반도체층(140)의 하측 표면에서, 소스층(142a) 및 드레인층(142b)과 접한다. 그리고, 이 접촉의 차이에 기인하여, 이 외의 전극층, 절연층 등의 배치가 다른 것으로 되어 있다. 또한, 각 구성 요소의 세부 사항은, 도 11과 마찬가지이라는 점을 주목하라.
구체적으로는, 도 15에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 게이트층(136d)과, 게이트층(136d) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 위에 형성된, 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 가진다. 또, 트랜지스터(164)의 위에는, 산화물 반도체층(140)을 덮도록, 보호 절연층(144)이 형성되어 있다.
도 16에는, 산화물 반도체층(140) 위에 게이트층(136d)을 가지는 트랜지스터(164)를 도시한다. 여기에서, 도 16(A)는 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면에서 산화물 반도체층(140)과 접하는 구성의 예를 도시하는 도면이다. 도 16(B)는 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 상측 표면에서 산화물 반도체층(140)과 접하는 구성의 예를 도시하는 도면이다.
도 11 또는 도 15에 도시하는 구성과 도 16에 도시하는 구성의 큰 차이점은, 산화물 반도체층(140)의 위에 게이트층(136d)을 가지는 점이다. 또, 도 16(A)에 도시하는 구성과 도 16(B)에 도시하는 구성의 큰 차이점은, 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면의 어느쪽에 접하는가이다. 그리고, 이들의 차이에 기인하여, 그 외 전극층, 절연층 등의 배치가 다른 것으로 되어 있다. 또한, 각 구성 요소의 세부사항은, 도 11 등과 마찬가지이다.
구체적으로는, 도 16(A)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)과, 산화물 반도체층(140) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 상의 산화물 반도체층(140)과 중첩하는 영역의 게이트층(136d)을 가진다.
또, 도 16(B)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스층(142a) 및 드레인층(142b)과, 산화물 반도체층(140), 소스층(142a) 및 드레인층(142b) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 상의 산화물 반도체층(140)과 중첩하는 영역에 형성된 게이트층(136d)을 가진다.
또한, 도 16에 도시하는 구성으로는, 도 11에 도시하는 구성 등과 비교하여, 구성 요소가 생략되는 경우가 있다(예를 들어, 전극층(150a)이나, 전극층(154a) 등)는 점을 주목하라. 이 경우, 제작 공정의 간략화라는 부차적인 효과도 얻을 수 있다. 물론, 도 11 등에 도시하는 구성에서도, 필수가 아닌 구성 요소를 생략할 수 있다는 것은 말할 것도 없다.
도 17에는, 소자의 사이즈가 비교적 큰 경우이고, 산화물 반도체층(140)의 아래에 게이트층(136d)을 가지는 구성의 트랜지스터(164)를 도시한다. 이 경우, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 완만하므로, 배선이나 전극 등을 절연층 중에 묻도록 형성할 필요는 없다. 예를 들어, 도전층의 형성 후에 패터닝를 행함으로써, 게이트층(136d) 등을 형성할 수 있다.
도 17(A)에 도시하는 구성과 도 17(B)에 도시하는 구성의 큰 차이점은, 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면의 어느 쪽에서 접하는가이다. 그리고, 이들 차이에 기인하여, 그 외의 전극층, 절연층 등의 배치가 다른 것으로 되어 있다. 또한, 각 구성 요소의 세부 사항은, 도 11 등과 마찬가지이다.
구체적으로, 도 17(A)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 게이트층(136d)과, 게이트층(136d) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 위에 형성된 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 가진다.
또, 도 17(B)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 게이트층(136d)과, 게이트층(136d) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 상의 게이트층(136d)과 중첩하는 영역에 형성된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스층(142a) 및 드레인층(142b)을 가진다.
또한, 도 17에 도시하는 구성에서도, 도 11에 도시하는 구성 등과 비교하여, 구성 요소가 생략된 경우가 있다는 점을 주목하라. 이 경우도, 제작 공정의 간략화라는 효과를 얻을 수 있다.
도 18에는, 소자의 사이즈가 비교적 큰 경우이며, 산화물 반도체층(140)의 위에 게이트층(136d)을 가지는 구성의 트랜지스터(164)를 도시한다. 이 경우에도, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 완만하므로, 배선이나 전극 등을 절연층 중에 묻도록 형성할 필요는 없다. 예를 들어, 도전층의 형성 후에 패터닝를 행함으로써, 게이트층(136d) 등을 형성할 수 있다.
도 18(A)에 도시하는 구성과 도 18(B)에 도시하는 구성의 큰 차이점은, 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면의 어느 것에 접하는가이다. 그리고, 이들의 차이에 기인하여, 그 외의 전극층, 절연층 등의 배치가 다른 것으로 되어있다. 또한, 각 구성 요소의 세부 사항은, 도 11등과 마찬가지이다.
구체적으로는, 도 18(A)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b) 및 산화물 반도체층(140) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 상의 산화물 반도체층(140)과 중첩하는 영역에 형성된 게이트층(136d)을 가진다.
또, 도 18(B)에 도시하는 트랜지스터(164)는, 층간 절연층(128) 위에 형성된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스층(142a) 및 드레인층(142b)과, 소스층(142a), 드레인층(142b) 및 산화물 반도체층(140) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 위에 형성된 게이트층(136d)을 가진다. 또한, 게이트층(136d)은, 게이트 절연층(138)을 통하여, 산화물 반도체층(140)과 중첩하는 영역에 형성된다는 점을 주목하라.
또한, 도 18에 도시하는 구성에서도, 도 11에 도시하는 구성 등과 비교하여, 구성 요소가 생략되는 경우가 있다는 점을 주목하라. 이 경우도, 제작 공정의 간략화라는 효과를 얻을 수 있다.
또, 도 11에 도시하는 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 형성해도 좋다. 도 19, 도 20은, 도 11의 트랜지스터(164)에 산화물 도전층을 형성한 트랜지스터를 도시하는 도면이다.
도 19, 도 20의 트랜지스터(164)는, 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(162a, 162b)이 형성되어 있다. 도 19, 도 20의 트랜지스터(164)의 차이는, 제작 공정에 따라 산화물 도전층(162a, 162b)의 형상이 다른 점이다.
도 19의 트랜지스터(164)에서는, 산화물 반도체층과 산화물 도전층의 적층을 형성하고, 산화물 반도체층과 산화물 도전층과의 적층을 같은 포토리소그래피 공정에 의해서 형상을 가공하여 섬 형상의 산화물 반도체층(140)과 산화물 도전층을 형성한다. 이후 산화물 반도체층 및 산화물 도전층 위에 소스층(142a), 드레인층(142b)이 형성된다. 그 다음, 소스층(142a), 드레인층(142b)을 마스크로서, 섬 형상의 산화물 도전층을 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층(162a, 162b)을 형성한다.
도 20의 트랜지스터(164)에서는, 산화물 반도체층(140) 위에 산화물 도전층을 형성하고, 그 위에 금속 도전층을 형성하고, 산화물 도전층 및 금속도전층을 같은 포토리소그래피 공정에 의해서 가공하고, 소스 영역 및 드레인 영역이 되는산화물 도전층(162a, 162b), 소스층(142a), 드레인층(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉되어 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(162a, 162b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 산화물 도전층의 재료로서는, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨, 인듐 주석 산화물 등을 적용할 수 있다. 또, 상기 재료에 산화 규소를 포함시켜도 좋다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(140)과 소스층(142a), 드레인층(142b)과의 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모하는 것이 가능하고, 트랜지스터(164)가 고속 동작을 할 수 있다.
또, 이와 같은 구성으로 하는 것에 의해, 트랜지스터(164)의 내압을 향상시킬 수 있다.
또한, 도 19, 도 20에서는, 도 11에 도시한 트랜지스터(164)의 산화물 반도체층(140)과, 소스층(142a) 및 드레인층(142b)과의 사이에 산화물 도전층을 형성하는 구성에 대하여 도시하였음을 주목하라. 도 15, 16, 17, 18에 도시한 트랜지스터(164)의 산화물 반도체층(140)과, 소스층(142a) 및 드레인층(142b)과의 사이에 산화물 도전층을 형성하는 구성으로 할 수도 있다.
또한, 여기에서는, 트랜지스터(160) 위에 트랜지스터(164)를 적층하여 형성하는 예에 대하여 설명하였음을 주목하라. 트랜지스터(160) 및 트랜지스터(164)의 구성은 이것에 한정되는 것은 아니다. 예를 들어, 동일 평면 위에 트랜지스터(160) 및 트랜지스터(164)를 형성할 수 있다. 또한, 트랜지스터(160)와, 트랜지스터(164)를 중첩하여 형성해도 좋다.
＜산화물 반도체층의 제작 공정의 변형예＞
상기한 트랜지스터의 제작 공정과 다른 산화물 반도체층의 제작 공정에 대하여 도 21(A) 내지 (C)를 이용하여 설명한다.
상기 산화물 반도체층은, 제 1 결정성 산화물 반도체층 위에 제 1 결정성 산화물 반도체층보다도 두꺼운 제 2 결정성 산화물 반도체층을 가진다.
절연층(400) 위에 절연층(437)을 형성한다. 여기에서는, 절연층(437)으로서, PECVD법 또는 스퍼터링법을 이용하여, 50nm 이상, 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 상기 산화물 절연층으로서, 산화 실리콘층, 산화 갈륨층, 산화 알루미늄층, 산화 질화 실리콘층, 산화 질화 알루미늄층, 혹은 질화 산화 실리콘층으로부터 선택된 일층 또는 이들의 적층을 이용할 수 있다.
다음으로, 절연층(437) 위에 막 두께 1nm 이상, 10nm 이하의 제 1 산화물 반도체층을 형성한다. 제 1 산화물 반도체층의 형성은, 스퍼터링법을 이용하여 이루어진다. 그 스퍼터링법에 의한 성막시에서의 기판 온도는 200℃ 이상, 400℃ 이하로 한다.
여기에서는, 금속 산화물 타겟(In-Ga-Zn-O계 금속 산화물 타겟(In2O3：Ga2O3：ZnO＝1：1：2［mol수비］)를 이용해서, 기판과 타겟 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kＷ, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막 두께 5nm의 제 1 산화물 반도체층을 성막한다.
이어서, 기판을 배치하는 체임버 분위기를 질소, 또는 건조 공기로 하고, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는, 400℃ 이상, 750℃ 이하로 한다. 제 1 가열 처리에 의해서 제 1 결정성 산화물 반도체층(450a)을 형성한다(도 21(A) 참조).
성막 시에서의 기판 온도나 제 1 가열 처리의 온도에 따르기도 하지만, 성막이나 제 1 가열 처리에 의해서, 막표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부로 향하여 결정 성장하여, c축 배향한 결정을 얻을 수 있다. 제 1 가열 처리에 의해서, 아연과 산소가 막표면에 많이 모여있고, 윗평면이 육각형을 이루는 아연과 산소로 이루어진 그래핀 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께방향에 성장하여 중복 적층된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부부터 바닥부로 결정 성장이 진행된다.
제 1 가열 처리에 의해서, 산화물 절연층인 절연층(437) 중의 산소를 제 1 결정성 산화물 반도체층(450a)과의 계면 또는 그 근방(계면으로부터 플러스 마이너스 5nm)으로 확산시켜서, 제 1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 이용되는 절연층(437)은, 막 중(벌크 중), 제 1 결정성 산화물 반도체층(450a)과 절연층(437)의 계면의 어느 쪽에는 적어도 화학량론비를 넘는 양의 산소가 존재하는 것이 바람직하다.
이어서, 제 1 결정성 산화물 반도체층(450a) 위에 10nm 보다도 두꺼운 제 2 산화물 반도체층을 형성한다. 제 2 산화물 반도체층의 형성은, 스퍼터링법을 이용하고, 그 성막 시의 기판 온도는 200℃ 이상, 400℃ 이하로 한다. 성막 시의 기판 온도를 200℃ 이상, 400℃ 이하로 함으로써, 제 1 결정성 산화물 반도체층의 표면 위에 접하여 성막하는 산화물 반도체층에 프리커서(precursors)의 정렬이 이루어지고, 소위, 질서성을 가지게 되는 것이다.
여기에서는, 금속 산화물 타겟(In-Ga-Zn-O계 금속 산화물 타겟(In2O3：Ga2O3：ZnO＝1：1：2［mol수비］)을 이용하여, 기판과 타겟 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kＷ, 산소만, 아르곤만, 또는 아르곤 및 산소분위기하에서 막 두께 25nm의 제 2 산화물 반도체층을 성막한다.
이어서, 기판을 배치하는 체임버 분위기를 질소, 또는 건조 공기로 하고, 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는, 400℃ 이상, 750℃ 이하로 한다. 제 2 가열 처리에 의해서 제 2 결정성 산화물 반도체층(450b)을 형성한다(도 21(B) 참조). 제 2 가열 처리는, 질소 분위기하, 산소 분위기하, 또는 질소와 산소의 혼합 분위기하에서 행함으로써, 제 2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제 2 가열 처리에 의해서, 제 1 결정성 산화물 반도체층(450a)을 핵으로서 막 두께 방향, 즉 바닥부부터 내부로 결정 성장이 진행되어 제 2 결정성 산화물 반도체층(450b)이 형성된다.
또, 절연층(437)의 형성부터 제 2 가열 처리까지의 공정을 대기에 접촉하지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제 2 가열 처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 행하는 것이 바람직하고, 예를 들어, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
이어서, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)으로 이루어진 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어진 산화물 반도체층(453)을 형성한다(도 21(C) 참조). 도 21(B)와 (C)에서는, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층으로 설명하고 있지만, 명확한 계면이 존재하고 있는 것은 아니며, 어디까지나 알기 쉽게 설명하기 위해서 도시하고 있다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 상기 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상기한 마스크는, 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다.
또한, 산화물 반도체 적층의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이들을 조합시켜 이용해도 좋다.
또, 상기 제작 방법에 의해서, 얻어진 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, c축 배향을 가지고 있는 것을 특징의 하나로 하고 있다. 단, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정(C Axis Aligned Crystal；CAAC라고도 부른다)을 포함하는 산화물을 가진다는 점을 주목하라. 또한, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, 일부에 결정 립계를 가지고 있다.
또한, 제 1 및 제 2 결정성 산화물 반도체층은, 적어도 Zn을 가지는 산화물 재료이며, 사원계 금속 산화물인 In-Al-Ga-Zn-O계의 재료나, In-Sn-Ga-Zn-O계의 재료나, 삼원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Al-Zn-O계의 재료, In-Sn-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 이원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료나, Zn-O계의 재료 등이 있다. 또, In-Si-Ga-Zn-O계의 재료나, In-Ga-B-Zn-O계의 재료나, In-B-Zn-O계의 재료를 이용해도 좋다. 또, 상기의 재료에 SiO2를 포함시켜도 좋다. 여기에서, 예를 들어, In-Ga-Zn-O계의 재료라는 것은, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물이라는 의미이며, 그 조성비는 특별히 묻지 않는다. 또, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
또, 제 1 결정성 산화물 반도체층 위에 제 2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제 2 결정성 산화물 반도체층의 형성 후에 제 3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복하여 행하고, 3층 이상의 적층 구조로 해도 좋다.
산화물 반도체층(453)과 같은 제 1 결정성 산화물 반도체층과 제 2 결정성 산화물 반도체층의 적층을 트랜지스터에 이용함으로써, 안정된 전기적 특성을 가지고, 또한, 신뢰성 높은 트랜지스터를 실현할 수 있다.
＜CPU＞
상기한 반도체 집적 회로를 가지는 CPU의 구체예에 대하여, 도 22를 참조하여 설명한다.
도 22는, CPU의 구체적인 구성을 도시하는 블록도이다. 도 22에 도시하는 CPU는, 기판(900) 위에, 연산 회로(ALU：Arithmetic Logic Unit)(901), ALU 콘트롤러(902), 인스트럭션 디코더(903), 인터럽트 콘트롤러(904), 타이밍 콘트롤러(905), 레지스터(906), 레지스터 콘트롤러(907), 버스 인터페이스(Bus I/F)(908), 다시쓰기가 가능한 ROM(909), ROM 인터페이스(ROM I/F)(920)를 주로 가지고 있다. ROM(909) 및 ROM I/F(920)는, 별도의 칩에 형성해도 좋다. 물론, 도 22에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제 CPU는 그 용도에 따라서 다종 다양한 구성을 가지고 있다.
Bus I/F(908)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(903)에 입력되고, 디코더된 후, ALU 콘트롤러(902), 인터럽트 콘트롤러(904), 레지스터 콘트롤러(907), 타이밍 콘트롤러(905)에 입력된다.
ALU 콘트롤러(902), 인터럽트 콘트롤러(904), 레지스터 콘트롤러(907), 타이밍 콘트롤러(905)는, 디코더된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(902)는 ALU(901)의 동작을 제어하기 위한 신호를 생성한다. 또, 인터럽트 콘트롤러(904)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 콘트롤러(907)는, 레지스터(906)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(906)의 읽기나 쓰기를 행한다.
또, 타이밍 콘트롤러(905)는, ALU(901), ALU 콘트롤러(902), InstructionDecoder(903), 인터럽트 콘트롤러(904), 레지스터 콘트롤러(907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(905)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 갖추고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 22에 도시하는 CPU에서는, 레지스터(906)에, 도 1에 도시한 기억 회로(11)가 형성되어 있다. 또, 레지스터 콘트롤러(907)에는 도 1에 도시한 파워 게이트 제어 회로(12)가 형성되어 있다. 도 22에 도시하는 CPU에서, 레지스터 콘트롤러(907)는 ALU(901)로부터 지시에 따르고, 레지스터(906)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(906)가 가지는 기억 회로(11)에서, 순서 회로(21＿1~21＿n)에 의한 데이터의 유지를 행할지, 용량 소자(32)의 한쪽의 전극에 전기적으로 접속된 노드에서 데이터의 유지를 행할지를 선택한다. 순서 회로(21＿1~21＿n)에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 회로(11)로의, 전원 전압의 공급이 행해진다. 용량 소자(32)의 한쪽의 전극에 전기적으로 접속된 노드에서의 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 회로(11)로의 전원 전압의 공급을 정지할 수 있다.
이와 같이 하여, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있다. 이것에 의해 소비 전력을 저감하는 것이 가능하다.
여기에서는, CPU를 예로 들어 설명했지만, 본 발명의 반도체 집적 회로는 CPU에 한정되지 않고, DSP, 커스텀 LSI, FPGA(FieldProgrammableGateArray) 등의 LSI에도 응용 가능하다.
[실시예 1]
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해서 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있다. Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출해 낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떤 잠재적 장벽(입계 등)이 존재한다고 가정하면,
Figure 112013019414793-pct00006
로 표현할 수 있다. 여기에서, E는 잠재적 장벽의 높이이며, k가 볼츠만 정수, T는 절대 온도이다. 또, 잠재적 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는,
Figure 112013019414793-pct00007
로 표현된다. 여기에서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg은 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하게 해도 상관없다는 점을 주목하라. 선형 영역에서의 드레인 전류(Id)는,
Figure 112013019414793-pct00008
이다. 여기에서, L은 채널 길이, Ｗ는 채널폭이고, 여기에서는, L＝Ｗ＝10μm이다. 또, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또한 양변의 로그를 취하면,
Figure 112013019414793-pct00009
가 된다. 수학식 8의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하여 실측값을 플로팅하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id―Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In：Sn：Zn＝1：1：1인 것에서 결함 밀도(N)는 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 5 및 수학식 6 으로부터 μ0＝120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물로 측정되는 이동도는 40cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs이 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층과의 계면에서의 산란에 의해서 트랜지스터의 수송 특성은 영향을 받는다는 점을 주목하라. 즉, 게이트 절연층 계면으로부터 x만큼 떨어진 장소에서의 이동도 μ1은,
Figure 112013019414793-pct00010
로 표현된다. 여기에서, D는 게이트 방향의 전계, B, l은 정수이다. B 및 l은, 실제 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B＝4.75×107cm/s, l＝10nm(계면 산란이 미치는 깊이)이다. D가 증가되면(즉, 게이트 전압이 높아지면) 수학식 9의 제 2 항이 증가되기 때문에, 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 26에 도시한다. 또한, 계산에는 시놉시스사제(Synopsys, Inc.) 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 했다. 이들 값은, 스퍼터링법에 의해서 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트층, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또, 게이트 절연층의 두께는 100nm, 비유전율은 4.1로 했다. 채널 길이 및 채널폭은 각각 10μm, 드레인 전압(Vd)은 0.1V이다.
도 26에서 도시한 바와 같이, 1V가 약간 넘는 게이트 전압에서 이동도 100cm2/Vs 이상의 피크에 달하지만, 게이트 전압이 더 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다는 점을 주목하라.
이와 같은 이동도를 가지는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 27 내지 도 29에 도시한다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 30(A)와 도 30(B)에 도시한다. 도 30(A)와 도 30(B)에 도시하는 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(503a) 및 반도체 영역(503c)을 가진다. 반도체 영역(503a) 및 반도체 영역(503c)의 저항률은 2×10-3Ωcm로 한다.
도 30(A)에 도시하는 트랜지스터는, 하지 절연층(501)과, 하지 절연층(501)에 묻히도록 형성된 산화 알루미늄으로 된 삽입 절연물(502)의 위에 형성된다. 트랜지스터는 반도체 영역(503a), 반도체 영역(503c)과, 그들에 끼워져, 채널 형성 영역이 되는 진성의 반도체 영역(503b)과, 게이트층(505)을 가진다. 게이트층(505)의 폭을 33nm로 한다.
게이트층(505)과 반도체 영역(503b)의 사이에는, 게이트 절연층(504)을 가지고, 또, 게이트층(505)의 양측면에는 측벽 절연물(506a) 및 측벽 절연물(506b), 게이트층(505)의 상부에는, 게이트층(505)과 다른 배선과의 단락을 방지하기 위한 절연물(507)을 가진다. 측벽 절연물의 폭은 5nm로 한다. 또, 반도체 영역(503a) 및 반도체 영역(503c)에 접하여, 소스층(508a) 및 드레인층(508b)을 가진다. 또한, 이 트랜지스터에서의 채널폭을 40nm로 하는 점을 주목하라.
도 30(B)에 도시하는 트랜지스터는, 하지 절연층(501)과, 산화 알루미늄으로 된 매립 절연물(502)의 위에 형성되고, 반도체 영역(503a), 반도체 영역(503c)과, 그들에 끼워진 진성의 반도체 영역(503b)과, 폭 33nm의 게이트층(505)과 게이트 절연층(504)과 측벽 절연물(506a) 및 측벽 절연물(506b)과 절연물(507)과 소스층(508a) 및 드레인층(508b)을 가지는 점에서 도 30(A)에 도시하는 트랜지스터와 같다.
도 30(A)에 도시하는 트랜지스터와 도 30(B)에 도시하는 트랜지스터의 차이점은, 측벽 절연물(506a) 및 측벽 절연물(506b)의 아래의 반도체 영역의 도전형이다. 도 30(A)에 도시하는 트랜지스터에서는, 측벽 절연물(506a) 및 측벽 절연물(506b)의 아래의 반도체 영역은 n＋의 도전형을 나타내는 반도체 영역(503a) 및 반도체 영역(503c)이지만, 도 30(B)에 도시하는 트랜지스터에서는, 진성의 반도체 영역(503b)이다. 즉, 도 30(B)에 도시하는 반도체층에서, 반도체 영역(503a)(반도체 영역(503c))과 게이트층(505)이 Loff만큼 겹치지 않는 영역이 제공된다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 확실히 알 수 있는 바와 같이, 오프셋 길이는, 측벽 절연물(506a)(측벽 절연물(506b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사제(Synopsys Inc.) 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 27(A) 내지 (C)는 도 30(A)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트 과 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압(드레인과 소스의 전위차)를 ＋1V로 하고, 이동도 μ은 드레인 전압을 ＋0.1V로 하여 계산한 것이다.
도 27(A)는 게이트 절연층의 두께를 15nm로 한 것이며, 도 27(B)은 10nm로 한 것이고, 도 27(C)은 5nm로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후로, 드레인 전류는 10μA를 넘는 것이 나타난다.
도 28의 (A) 내지 (C)는, 도 30(B)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5nm로 했지만 드레인 전류(Id)(실선) 및 이동도 μ(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 ＋1V로 하고, 이동도 μ는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 28(A)는 게이트 절연층의 두께를 15nm로 한 것이고, 도 28(B)는 10nm로 한 것이고, 도 28(C)는 5nm로 한 것이다.
또, 도 29의 (A) 내지 (C)는, 도 30(B)에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm로 했지만 드레인 전류(Id)(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압을 ＋1V로 하고, 이동도 μ는 드레인 전압을 ＋0.1V로서 계산한 것이다. 도 29(A)는 게이트 절연층의 두께를 15nm로 한 것이고, 도 29(B)는 10nm로 한 것이며, 도 29(C)는 5nm로 한 것이다.
어느 구성을 이용하여도 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 최고값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는, 도 27에서는 80cm2/Vs 정도이지만, 도 28에서는 60cm2/Vs 정도, 도 29에서는 40cm2/Vs 정도와, 오프셋 길이(Loff)가 증가할수록 저하된다는 점을 주목하라. 또, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가와 함께 감소하지만, 오프 전류의 저하에 비하면 매우 완만하다. 또, 어느 것이든 게이트 전압 1V 전후로, 드레인 전류는 10μA을 넘는다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는, 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분과는 조성비로 5 atomic％ 이상 포함되는 원소를 말함을 주목하라.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또, 트랜지스터의 임계 전압을 플러스 시프트시켜서, 노멀리·오프화시키는 것이 가능해진다.
예를 들어, 도 31(A) 내지 도 31(C)는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3μm, 채널폭(Ｗ)이 10μm인 산화물 반도체막과, 두께100nm의 게이트 절연층을 이용한 트랜지스터의 특성이다. 또한, Vd는 10V로 했다는 점을 주목하라.
도 31(A)은 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8cm2/Vsec이 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 31(B)은 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시한다. 전계 효과 이동도는 32.2cm2/Vsec가 얻어진다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더 높아질 수 있다. 도 31(C)는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5cm2/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중으로 들어가는 것은 저감하는 효과를 기대할 수 있다. 또, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기, 또는 수분을 방출시켜 제거하는 것이 가능하다. 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문으로도 추정된다. 또, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모하는 것이 가능하다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec을 넘는 전계 효과 이동도를 실현하는 것도 가능해진다고 추정된다.
In, Sn, Zn을 주성분으로하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해서 이 산화물 반도체에 포함되는 수소나 수산기, 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해서 산화물 반도체를 결정화시켜도 좋다. 이와 같은 결정화 혹은 재결정화의 처리로 인해 결정성이 좋은 비단결정산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및 /또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계 전압이 마이너스 시프트하는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 임계 전압의 마이너스 시프트화는 해소된다. 즉, 임계 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 움직이고, 이와 같은 경향은 도 31(A)와 도 31(B)의 대비로부터도 확인할 수 있다.
또한, 임계 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하고, 조성비로서 In：Sn：Zn＝2：1：3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다는 점을 주목하라. 또, 타겟의 조성비를 In：Sn：Zn＝2：1：3으로 함으로써 결정성이 높은 산화물 반도체막을 얻는 것이 가능하다.
의도적인 기판 가열 온도, 또는 열처리 온도는, 150℃이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이다. 보다 고온에서 성막하거나 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 ±1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않는 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행했다.
먼저, 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)를 나타낸다는 점을 주목하라. 다음으로, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 다음으로, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg을 0V로 했다. 다음으로, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 먼저 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 다음으로, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 다음으로, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 32(A)에, 마이너스 BT 시험의 결과를 도 32(B)에 도시한다. 또, 시료 2의 플러스 BT 시험의 결과를 도 33(A)에, 마이너스 BT 시험의 결과를 도 33(B)에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계 전압의 변동은, 각각 1.80V 및 -0.42V였다. 또, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계 전압의 변동은, 각각 0.79V 및 0.76V 였다. 시료 1 및 시료 2의 모두, BT시험전후에서의 임계 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 먼저 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함하는 분위기중에서 열처리를 행해도 좋다. 먼저 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 더함으로써, 열처리의 효과를 보다 높일 수 있다. 또, 탈수화·탈수소화를 행하고 나서 산소를 더할 때에는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 이 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이와 같은 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해서 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이다. 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 변형 등을 주는 일 없이 산화물 반도체 중에 포함시킬 수 있다.
또, 열처리에 의해서 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In：Sn：Zn＝1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열시키지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD：X-Ray Diffraction)로 달무리 무늬(halo pattern)가 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의적인 것이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행했다. XRD 분석에는, Bruker AXS사제(Bruker AXS Inc.)의 X선 회절 장치 D8 ADVANCE을 이용하여, Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명했다.
탈수소화 처리를 마친 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은 스퍼터링 장치를 이용하고, 산소 분위기에서 전력을 100Ｗ(DC)로 하여 성막했다. 타겟은 In：Sn：Zn＝1：1：1［원자수비］의 In-Sn-Zn-O 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했음을 주목하라. 이와 같이 하여 제작한 시료를 시료 A라고 했다.
다음으로, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도로 행했다. 가열 처리는, 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B라고 했다.
도 34에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg~38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 기판을 의도적으로 가열하는 것 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 또는 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모하는 것이 가능하고, 그에 따라서 트랜지스터의 노멀리·오프화를 도모하는 것이 가능하고, 산화물 반도체가 고순도화되는 것에 의해 오프 전류를 1aA/μm이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는, 채널폭 1μm 당 전류값을 나타낸다.
도 35에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다. 구체적으로는, 도 35에 도시한 바와 같이, 기판 온도가 125℃인 경우에는 1aA/μm(1×10-18A/μm) 이하, 85℃의 경우에는 100ｚA/μm(1×10-19A/μm) 이하, 실온(27℃)의 경우에는 1ｚA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/μm(1×10-19A/μm) 이하로, 85℃에서 10ｚA/μm(1×10-20A/μm) 이하로, 실온에서 0.1ｚA/μm(1×10-22A/μm) 이하로 할 수 있다.
당연히, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하고, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다는 점을 주목하라. 예를 들어, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 이슬점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해서 막 중의 수분을 제거하는 것이 가능하지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 이용한 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는, 채널 길이(L)가 3μm, 채널폭(Ｗ)이 10μm, Lov가 0μm, dＷ가 0μm이다. 또한, Vds는 10V로 했다는 점을 주목하라. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행했다는 점을 주목하라. 여기에서, 트랜지스터에서, 게이트층과 한쌍의 전극과의 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한쌍의 전극의 초과량을 dＷ라고 부른다.
도 36에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또, 도 37(A)에 기판 온도와 임계 전압의 관계를, 도 37(B)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 37(A)로부터, 기판 온도가 높을수록 임계 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 1.09V~-0.23V였음을 주목하라.
또, 도 37(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 36cm2/Vs~32cm2/Vs였다는 점을 주목하라. 따라서, 상기한 온도 범위에 있어서 전기적 특성의 변동이 작아지는 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/μm 이하로 유지시키면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류값을 만족시킬 수 있다. 예를 들어, L/Ｗ＝33nm/40nm의 FET로, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA이상의 온 전류를 흐르게 하는 것을 알 수 있다. 또 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성이라면, Si 반도체로 만들어지는 집적 회로 내에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생하는 일 없이 새로운 기능을 가지는 집적 회로를 실현할 수 있다.
[실시예 2]
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터의 일례에 대하여, 도 38의 (A) 및 (B)를 이용하여 설명한다.
도 38의 (A) 및 (B)는, 코플레이너(coplanar)형인 톱 게이트 ·톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 38(A)에 트랜지스터의 상면도를 도시한다. 또, 도 38(B)에 도 38(A)의 일점 쇄선 A-B에 대응하는 단면 A-B을 도시한다.
도 38(B)에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602)의 주변에 형성된 보호 절연막(604)과, 하지 절연막(602) 및 보호 절연막(604) 위에 형성된 고저항 영역(606a) 및 저저항 영역(606b)을 가지는 산화물 반도체막(606)과, 산화물 반도체막(606) 위에 형성된 게이트 절연층(608)과, 게이트 절연층(608)을 통하여 산화물 반도체막(606)과 중첩하여 형성된 게이트층(610)과, 게이트층(610)의 측면과 접하여 형성된 측벽 절연막(612)과, 적어도 저저항 영역(606b)과 접하여 형성된 한쌍의 전극(614)과, 적어도 산화물 반도체막(606), 게이트층(610) 및 한쌍의 전극(614)을 접하여 형성된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개홈부를 통하여 적어도 한쌍의 전극(614)의 한쪽과 접속하여 형성된 배선(618)을 가진다.
또한, 도시하지는 않았지만, 층간 절연막(616) 및 배선(618)을 덮어 형성된 보호막을 가지고 있어도 상관없다. 이 보호막을 형성함으로써, 층간 절연막(616)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감하는 것이 가능하고, 트랜지스터의 오프 전류를 저감하는 것이 가능하다.
[실시예 3]
본 실시예에서는, 상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터의 다른 일례에 대하여 나타낸다.
도 39의 (A) 및 (B)는, 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 39(A)는 트랜지스터의 상면도이다. 또, 도 39(B)는 도 39(A)의 일점 쇄선 A-B에 대응하는 단면도이다.
도 39(B)에 도시하는 트랜지스터는, 기판(700)과, 기판(700) 위에 형성된 하지 절연막(702)과, 하지 절연막(702) 위에 형성된 산화물 반도체막(706)과, 산화물 반도체막(706)과 접하는 한쌍의 전극(714)과, 산화물 반도체막(706) 및 한쌍의 전극(714) 위에 형성된 게이트 절연층(708)과, 게이트 절연층(708)을 통하여 산화물 반도체막(706)과 중첩하여 형성된 게이트층(710)과, 게이트 절연층(708) 및 게이트층(710)을 덮어 형성된 층간 절연막(716)과, 층간 절연막(716)에 형성된 개홈부를 통하여 한쌍의 전극(714)과 접속하는 배선(718)과, 층간 절연막(716) 및 배선(718)을 덮어 형성된 보호막(720)을 가진다.
기판(700)으로서는 유리 기판이 사용된다. 하지 절연막(702)으로서는 산화 실리콘막이 사용된다. 산화물 반도체막(706)으로서는 In-Sn-Zn-O막이 사용된다. 한쌍의 전극(714)으로서는 텅스텐막이 사용된다. 게이트 절연층(708)으로서는 산화 실리콘막이 사용된다. 게이트층(710)으로서는 질화 탄탈막과 텅스텐막과의 적층 구조가 사용된다. 층간 절연막(716)으로서는 산화 질화 실리콘막과 폴리이미드막과의 적층 구조가 사용된다. 배선(718)으로서는 티탄막, 알루미늄막, 티탄막이 이 순서로 형성된 적층 구조를, 보호막(720)으로서는 폴리이미드막을, 각각 이용했다.
또한, 도 39(A)에 도시하는 구조의 트랜지스터에 있어서, 게이트층(710)과 한쌍의 전극(714)과의 중첩하는 폭을 Lov라고 부른다는 점을 주목하라. 마찬가지로, 산화물 반도체막(706)에 대한 한쌍의 전극(714)의 초과량을 dＷ라고 부른다.
본 출원은 각각 본 명세서에 전문이 참조로서 통합되고, 2010년 8월 6일자로 일본 특허청에 출원된 일련 번호가 2010-178167호와, 2011년 5월 13일자로 일본 특허청에 출원된 일련 번호가 2011-108342호인 일본 특허 출원에 기초한다.

10 : 연산 회로
11 : 기억 회로
12 : 파워 게이트 제어 회로
20 : 파워 게이트 트랜지스터
21＿1~21＿n : 순서 회로
21＿x : 순서 회로
22＿1~22＿n : 조합 회로
30 : 플립플롭
31 : 트랜지스터
32 : 용량 소자
50 : 기판
51 : 하지층
52 : 게이트층
53 : 게이트 절연층
54 : 산화물 반도체층
55a : 소스층
55b : 드레인층
56 : 보호 절연층
57 : 평탄화 절연층
58a : 도전층
58b : 도전층
100 : 기판
102 : 보호층
104 : 반도체 영역
106 : 소자 분리 절연층
108 : 게이트 절연층
110 : 게이트층
112 : 절연층
114a : 불순물 영역
114b : 불순물 영역
116 : 채널 형성 영역
118 : 사이드월 절연층
120a : 고농도 불순물 영역
120b : 고농도 불순물 영역
122 : 금속층
124a : 금속 화합물 영역
124b : 금속 화합물 영역
126 : 층간 절연층
128 : 층간 절연층
130a : 소스층
130b : 드레인층
132 : 절연층
134 : 도전층
136a : 전극층
136b : 전극층
136d : 게이트층
138 : 게이트 절연층
140 : 산화물 반도체층
142a : 소스층
142b : 드레인층
144 : 보호 절연층
146 : 층간 절연층
148 : 도전층
150a : 전극층
150b : 전극층
150d : 전극층
150e : 전극층
152 : 절연층
154a : 전극층
154b : 전극층
154d : 전극층
160 : 트랜지스터
162a : 산화물 도전층
162b : 산화물 도전층
164 : 트랜지스터
210a : NAND 게이트
210b : NAND 게이트
210c : NAND 게이트
210d : NAND 게이트
210e : NAND 게이트
210f : NAND 게이트
211a : AND 게이트
211b : AND 게이트
212a : 스위치
212b : 스위치
212c : 스위치
212d : 스위치
400 : 절연층
437 : 절연층
450a : 결정성 산화물 반도체층
450b : 결정성 산화물 반도체층
453 : 산화물 반도체층
501 : 하지 절연층
502 : 매립 절연물
503a : 반도체 영역
503b : 반도체 영역
503c : 반도체 영역
504 : 게이트 절연층
505 : 게이트층
506a : 측벽 절연물
506b : 측벽 절연물
507 : 절연물
508a : 소스층
508b : 드레인층
600 : 기판
602 : 하지 절연막
604 : 보호 절연막
606 : 산화물 반도체막
606a : 고저항 영역
606b : 저저항 영역
608 : 게이트 절연층
610 : 게이트층
612 : 측벽 절연막
614 : 전극
616 : 층간 절연막
618 : 층간 절연막
700 : 기판
702 : 하지 절연막
706 : 산화물 반도체막
708 : 게이트 절연층
710 : 게이트층
714 : 전극
716 : 층간 절연막
718 : 배선
720 : 보호막
801 : 측정계
811 : 트랜지스터
812 : 트랜지스터
813 : 용량 소자
814 : 트랜지스터
815 : 트랜지스터
900 : 기판
901 : ALU
902 : ALU 콘트롤러
903 : 인스트럭션 디코더
904 : 인터럽트 콘트롤러
905 : 타이밍 콘트롤러
906 : 레지스터
907 : 레지스터 콘트롤러
908 : Bus I/F
909 : ROM
920 : ROM I/F

Claims (20)

  1. 삭제
  2. 순서 회로를 포함하는 반도체 장치로서,
    상기 순서 회로는,
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터;
    용량 소자; 및
    상기 제 1 트랜지스터 및 상기 용량 소자의 상기 제 1 단자에 전기적으로 접속된 입력 단자를 포함하는 논리 게이트를 포함하고,
    상기 제 1 트랜지스터는 인듐, 아연, 및 산소를 포함하는 제 1 반도체층을 포함하고,
    상기 제 1 트랜지스터가 오프 상태일 때, 상기 입력 단자는 부유 상태에 있는, 반도체 장치.
  3. 반도체 장치로서,
    레지스터;
    파워게이팅 제어 회로; 및
    제 2 트랜지스터를 포함하고,
    상기 레지스터는,
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터;
    용량 소자; 및
    상기 제 1 트랜지스터 및 상기 용량 소자의 상기 제 1 단자에 전기적으로 접속된 입력 단자를 포함하는 논리 게이트를 포함하는 순서 회로를 포함하고,
    상기 제 1 트랜지스터는 인듐, 아연, 및 산소를 포함하는 제 1 반도체층을 포함하고,
    상기 제 1 트랜지스터가 오프 상태일 때, 상기 입력 단자는 부유 상태에 있고,
    상기 제 2 트랜지스터는 상기 파워게이팅 제어 회로로부터의 신호 출력에 따라 상기 순서 회로로의 전원 전위의 공급을 제어하도록, 상기 순서 회로와 상기 파워게이팅 제어 회로에 전기적으로 접속되는, 반도체 장치.
  4. 반도체 장치로서,
    레지스터;
    레지스터 콘트롤러; 및
    제 2 트랜지스터를 포함하고,
    상기 레지스터는,
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터;
    용량 소자; 및
    상기 제 1 트랜지스터 및 상기 용량 소자의 상기 제 1 단자에 전기적으로 접속된 입력 단자를 포함하는 논리 게이트를 포함하는 순서 회로를 포함하고,
    상기 제 1 트랜지스터는 인듐, 아연, 및 산소를 포함하는 제 1 반도체층을 포함하고,
    상기 제 1 트랜지스터가 오프 상태일 때, 상기 입력 단자는 부유 상태에 있고,
    상기 레지스터 콘트롤러는 파워게이팅 제어 회로를 포함하고,
    상기 제 2 트랜지스터는 상기 파워게이팅 제어 회로로부터의 신호 출력에 따라 상기 순서 회로로의 전원 전위의 공급을 제어하도록, 상기 순서 회로와 상기 파워게이팅 제어 회로에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 파워게이팅 제어 회로에 전기적으로 접속되는, 반도체 장치.
  5. 반도체 장치로서,
    레지스터;
    파워게이팅 제어 회로; 및
    제 2 트랜지스터를 포함하고,
    상기 레지스터는,
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터;
    용량 소자; 및
    상기 제 1 트랜지스터 및 상기 용량 소자의 상기 제 1 단자에 전기적으로 접속된 입력 단자를 포함하는 논리 게이트를 포함하는 순서 회로를 포함하고,
    상기 제 1 트랜지스터는 인듐, 아연, 및 산소를 포함하는 제 1 반도체층을 포함하고,
    상기 제 1 트랜지스터가 오프 상태일 때, 상기 입력 단자는 부유 상태에 있고,
    상기 제 2 트랜지스터는 상기 파워게이팅 제어 회로로부터의 신호 출력에 따라 상기 순서 회로로의 전원 전위의 공급을 제어하도록, 상기 순서 회로와 상기 파워게이팅 제어 회로에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 채널 형성 영역을 포함하는 제 2 반도체층을 포함하고,
    상기 제 2 반도체층은 인듐, 아연, 및 산소를 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 반도체층은 갈륨을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 반도체층은 인듐, 갈륨, 아연, 및 산소를 포함하는 결정을 포함하고,
    상기 결정의 c축은 상기 제 2 반도체층의 상면에 수직인 방향으로 정렬되는, 반도체 장치.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 갈륨을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 반도체층은 인듐, 갈륨, 아연, 및 산소를 포함하는 결정을 포함하고,
    상기 결정의 c축은 상기 제 1 반도체층의 상면에 수직인 방향으로 정렬되는, 반도체 장치.
  10. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    제 1 반도체층의 수소 농도는 5×1019atoms/cm3 이하인 반도체 장치.
  11. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    채널폭의 마이크로미터당 상기 제 1 트랜지스터의 오프 상태 전류는 1Aa/μm 이하인 반도체 장치.




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Families Citing this family (213)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US9142320B2 (en) 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI570719B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US9058892B2 (en) 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
JP2014003594A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP6185311B2 (ja) * 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
US9171842B2 (en) * 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI627750B (zh) 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102072099B1 (ko) 2012-11-08 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 막 및 금속 산화물 막의 형성 방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
TWI619010B (zh) * 2013-01-24 2018-03-21 半導體能源研究所股份有限公司 半導體裝置
JP2014150481A (ja) * 2013-02-04 2014-08-21 Sharp Corp 半導体装置
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
KR102153110B1 (ko) * 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
JP6298662B2 (ja) 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
TWI644434B (zh) 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6298353B2 (ja) * 2013-05-17 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
US8994430B2 (en) 2013-05-17 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6345023B2 (ja) 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9443990B2 (en) 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
JP6426402B2 (ja) 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9893194B2 (en) 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
TWI678740B (zh) 2013-09-23 2019-12-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102183763B1 (ko) 2013-10-11 2020-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102270823B1 (ko) 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9960280B2 (en) 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6402017B2 (ja) 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
WO2015097596A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9318618B2 (en) 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9929044B2 (en) 2014-01-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI665778B (zh) 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6509596B2 (ja) 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
KR102400212B1 (ko) 2014-03-28 2022-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170003674A (ko) 2014-05-27 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6615490B2 (ja) 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP6537892B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
KR20170013240A (ko) 2014-05-30 2017-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
TWI663733B (zh) 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6350008B2 (ja) * 2014-06-20 2018-07-04 三菱瓦斯化学株式会社 少なくともインジウム、ガリウム、亜鉛およびシリコンを含む酸化物のエッチング液およびエッチング方法
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104112711B (zh) * 2014-07-22 2017-05-03 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板的制作方法
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
KR102329498B1 (ko) 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
TWI766298B (zh) 2014-11-21 2022-06-01 日商半導體能源研究所股份有限公司 半導體裝置
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
US9484469B2 (en) 2014-12-16 2016-11-01 International Business Machines Corporation Thin film device with protective layer
JP2016116220A (ja) * 2014-12-16 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN107112049A (zh) 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
JP6857447B2 (ja) 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016125052A1 (ja) 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6674269B2 (ja) 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
TWI685113B (zh) 2015-02-11 2020-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US9685560B2 (en) 2015-03-02 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Transistor, method for manufacturing transistor, semiconductor device, and electronic device
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
KR102526654B1 (ko) 2015-03-03 2023-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
JP6705663B2 (ja) 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016225602A (ja) 2015-03-17 2016-12-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
TW202316486A (zh) 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20230098354A (ko) 2015-04-13 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
KR102462475B1 (ko) 2015-04-20 2022-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI693719B (zh) 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10164120B2 (en) 2015-05-28 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017006207A1 (en) 2015-07-08 2017-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017022377A (ja) 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9666606B2 (en) 2015-08-21 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9773919B2 (en) 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG10201607278TA (en) 2015-09-18 2017-04-27 Semiconductor Energy Lab Co Ltd Semiconductor device and electronic device
KR20170084020A (ko) * 2015-10-23 2017-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
TW202236685A (zh) 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9406872B1 (en) * 2015-11-16 2016-08-02 International Business Machines Corporation Fabricating two-dimensional array of four-terminal thin film devices with surface-sensitive conductor layer
JP2018032839A (ja) 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
JP6887243B2 (ja) 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
US10050152B2 (en) 2015-12-16 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP6884569B2 (ja) 2015-12-25 2021-06-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
JP6845692B2 (ja) 2016-01-15 2021-03-24 株式会社半導体エネルギー研究所 半導体装置
US10700212B2 (en) 2016-01-28 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
KR102628719B1 (ko) 2016-02-12 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20180121892A (ko) * 2016-03-02 2018-11-09 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 산화물 반도체 화합물, 산화물 반도체 화합물의 층을 구비하는 반도체 소자, 및 적층체
US9882064B2 (en) 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
US10741587B2 (en) 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
US10096720B2 (en) 2016-03-25 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US11302717B2 (en) 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
WO2017187301A1 (en) 2016-04-28 2017-11-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR102480052B1 (ko) 2016-06-09 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US10096718B2 (en) 2016-06-17 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, electronic device, manufacturing method of transistor
KR102367787B1 (ko) * 2016-06-30 2022-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
CN115799342A (zh) 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
US10615187B2 (en) 2016-07-27 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10504925B2 (en) 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20180066848A (ko) 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
CN117355134A (zh) 2017-01-27 2024-01-05 株式会社半导体能源研究所 电容器、半导体装置及半导体装置的制造方法
WO2018146580A1 (en) 2017-02-10 2018-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201836020A (zh) 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
DE112018001210T5 (de) 2017-03-09 2019-11-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
DE112018001295T5 (de) 2017-03-13 2020-01-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
WO2018178806A1 (ja) * 2017-03-31 2018-10-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
DE112018002191T5 (de) 2017-04-28 2020-01-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
WO2018211352A1 (en) 2017-05-18 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102621455B1 (ko) 2017-06-27 2024-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
JP7118973B2 (ja) 2017-08-04 2022-08-16 株式会社半導体エネルギー研究所 半導体装置
KR20230168211A (ko) 2017-08-04 2023-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN117276339A (zh) 2017-08-04 2023-12-22 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11069816B2 (en) 2017-09-01 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102584060B1 (ko) 2017-09-01 2023-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
KR102616996B1 (ko) 2017-09-05 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11195758B2 (en) 2017-09-05 2021-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device having plurality of insulator
US20200266289A1 (en) 2017-09-05 2020-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2019053573A1 (ja) 2017-09-15 2019-03-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019077438A1 (ja) 2017-10-20 2019-04-25 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102649488B1 (ko) 2017-11-09 2024-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TW202345410A (zh) 2017-12-07 2023-11-16 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
CN111742414B (zh) 2018-02-23 2024-04-09 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
KR20210005620A (ko) 2018-04-27 2021-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2019207411A1 (ja) 2018-04-27 2019-10-31 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11495691B2 (en) 2018-06-08 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN112368846A (zh) 2018-06-29 2021-02-12 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2020021383A1 (ja) 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 半導体装置
US20210226063A1 (en) 2018-08-09 2021-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7337812B2 (ja) 2018-08-31 2023-09-04 株式会社半導体エネルギー研究所 半導体装置
JP7341147B2 (ja) 2018-09-05 2023-09-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2020049420A1 (ja) 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7355752B2 (ja) 2018-10-05 2023-10-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN112823415A (zh) 2018-10-26 2021-05-18 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11211461B2 (en) 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11830951B2 (en) 2019-03-12 2023-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and capacitor
KR20220020831A (ko) 2019-06-14 2022-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TW202118009A (zh) 2019-07-05 2021-05-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JPWO2021009589A1 (ko) 2019-07-12 2021-01-21
CN114144894A (zh) 2019-07-26 2022-03-04 株式会社半导体能源研究所 半导体装置
TW202129877A (zh) 2019-08-30 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JPWO2021084369A1 (ko) 2019-11-01 2021-05-06
KR20220120577A (ko) 2019-12-27 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법
US20230034397A1 (en) 2019-12-27 2023-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JPWO2021140407A1 (ko) 2020-01-10 2021-07-15
KR20220160579A (ko) 2020-03-31 2022-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2022038453A1 (ja) 2020-08-19 2022-02-24 株式会社半導体エネルギー研究所 絶縁膜の改質方法、および半導体装置の作製方法
CN116034488A (zh) 2020-08-19 2023-04-28 株式会社半导体能源研究所 半导体装置的制造方法
DE112021004337T5 (de) 2020-08-19 2023-05-25 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren eines Metalloxids
JPWO2022038456A1 (ko) 2020-08-21 2022-02-24
KR20230054388A (ko) 2020-08-27 2023-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN115968502A (zh) 2020-08-27 2023-04-14 株式会社半导体能源研究所 半导体装置的制造方法
US20230298906A1 (en) 2020-08-27 2023-09-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN115997276A (zh) 2020-08-27 2023-04-21 株式会社半导体能源研究所 半导体装置
KR20240007178A (ko) 2021-05-12 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2023281353A1 (ja) 2021-07-09 2023-01-12 株式会社半導体エネルギー研究所 トランジスタ
US20230411500A1 (en) 2022-06-20 2023-12-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2024009185A1 (ja) * 2022-07-08 2024-01-11 株式会社半導体エネルギー研究所 蓄電システム
DE102023125478A1 (de) 2022-09-30 2024-04-04 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung und eines elektronischen Geräts

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896042A (en) 1995-08-23 1999-04-20 Rohm Co., Ltd. Programmable functional device having ferroelectric material
JP2010135760A (ja) 2008-10-31 2010-06-17 Semiconductor Energy Lab Co Ltd 論理回路

Family Cites Families (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021439B2 (ja) 1977-09-16 1985-05-27 株式会社日立製作所 センスアンプ
US4284905A (en) 1979-05-31 1981-08-18 Bell Telephone Laboratories, Incorporated IGFET Bootstrap circuit
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS61113189A (ja) 1984-10-12 1986-05-31 Fujitsu Ltd 不揮発性ランダムアクセスメモリ装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5198706A (en) 1991-10-15 1993-03-30 National Semiconductor Ferroelectric programming cell for configurable logic
JPH05110392A (ja) 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3723599B2 (ja) 1995-04-07 2005-12-07 株式会社ルネサステクノロジ 半導体記憶装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
CN1101049C (zh) * 1995-12-07 2003-02-05 中国科学院上海硅酸盐研究所 非挥发性集成铁电薄膜存储器
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW382670B (en) 1996-11-21 2000-02-21 Hitachi Ltd Low power processor
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
CN1180265A (zh) * 1997-05-24 1998-04-29 复旦大学 不挥发逻辑电路的铁电锁存技术
JP4109340B2 (ja) 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
JP3080062B2 (ja) 1998-04-06 2000-08-21 日本電気株式会社 半導体集積回路
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4397062B2 (ja) 1998-11-27 2010-01-13 株式会社ルネサステクノロジ 電圧発生回路および半導体記憶装置
JP4390305B2 (ja) * 1999-01-04 2009-12-24 株式会社ルネサステクノロジ 半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4501048B2 (ja) 2000-12-28 2010-07-14 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002304889A (ja) 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
JP3725046B2 (ja) * 2001-06-06 2005-12-07 株式会社半導体エネルギー研究所 半導体装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3986393B2 (ja) * 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7042756B2 (en) * 2002-10-18 2006-05-09 Viciciv Technology Configurable storage device
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US6876252B2 (en) * 2003-06-28 2005-04-05 International Business Machines Corporation Non-abrupt switching of sleep transistor of power gate structure
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7414264B2 (en) * 2003-12-30 2008-08-19 Samsung Electronics Co., Ltd. Poly crystalline silicon semiconductor device and method of fabricating the same
JP3760470B2 (ja) * 2004-01-06 2006-03-29 セイコーエプソン株式会社 記憶回路、半導体装置、及び電子機器
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4817617B2 (ja) * 2004-06-14 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
US7138825B2 (en) * 2004-06-29 2006-11-21 International Business Machines Corporation Charge recycling power gate
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7266707B2 (en) * 2004-09-16 2007-09-04 International Business Machines Corporation Dynamic leakage control circuit
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7154317B2 (en) * 2005-01-11 2006-12-26 Arm Limited Latch circuit including a data retention latch
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7164301B2 (en) * 2005-05-10 2007-01-16 Freescale Semiconductor, Inc State retention power gating latch circuit
US20060288955A1 (en) 2005-05-24 2006-12-28 Wyeth Device and method for controlling insects
EP1905874B1 (en) 2005-05-31 2013-03-27 Kyocera Corporation Complex containing array of acicular crystal, method for producing the same, photoelectric conversion element, light emitting element and capacitor
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
DE102005030142B3 (de) * 2005-06-28 2006-12-21 Infineon Technologies Ag Bistabile Kippstufe mit nichtflüchtiger Zustandsspeicherung
US7430673B2 (en) * 2005-06-30 2008-09-30 Intel Corporation Power management system for computing platform
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) * 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
EP1933293A4 (en) 2005-10-05 2009-12-23 Idemitsu Kosan Co TFT SUBSTRATE AND METHOD FOR MANUFACTURING A TFT SUBSTRATE
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7911855B2 (en) * 2006-02-24 2011-03-22 Renesas Technology Corp. Semiconductor device with voltage interconnections
JP4911988B2 (ja) * 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2007251100A (ja) 2006-03-20 2007-09-27 Epson Imaging Devices Corp 電気光学装置、電子機器および半導体装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5158624B2 (ja) * 2006-08-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
TWI442368B (zh) * 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP5063080B2 (ja) 2006-10-27 2012-10-31 株式会社半導体エネルギー研究所 半導体素子の評価方法
TWI481195B (zh) * 2006-10-31 2015-04-11 半導體能源研究所股份有限公司 振盪器電路及包含該振盪器電路的半導體裝置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8816484B2 (en) 2007-02-09 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2008277326A (ja) 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
EP1993127B1 (en) 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
JP4924223B2 (ja) 2007-06-12 2012-04-25 富士通セミコンダクター株式会社 半導体装置
JP2009027701A (ja) * 2007-06-20 2009-02-05 Kawasaki Microelectronics Kk 半導体集積回路
US7583121B2 (en) * 2007-08-30 2009-09-01 Freescale Semiconductor, Inc. Flip-flop having logic state retention during a power down mode and method therefor
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20090085552A1 (en) 2007-09-29 2009-04-02 Olivier Franza Power management using dynamic embedded power gate domains
JP5688203B2 (ja) 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7619440B2 (en) * 2008-01-30 2009-11-17 Freescale Semiconductor, Inc. Circuit having logic state retention during power-down and method therefor
WO2009104307A1 (ja) 2008-02-19 2009-08-27 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
JP2009212736A (ja) 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
KR101477512B1 (ko) * 2008-03-18 2014-12-31 삼성전자주식회사 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로
KR20090108468A (ko) * 2008-04-11 2009-10-15 삼성테크윈 주식회사 메모리 장치 및 그 구동방법
US8085076B2 (en) * 2008-07-03 2011-12-27 Broadcom Corporation Data retention flip flop for low power applications
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
TWI475282B (zh) 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
US9666719B2 (en) * 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI637444B (zh) 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR101505554B1 (ko) 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI585955B (zh) 2008-11-28 2017-06-01 半導體能源研究所股份有限公司 光感測器及顯示裝置
US20100153759A1 (en) * 2008-12-15 2010-06-17 Singhal Rakshit Power gating technique to reduce power in functional and test modes
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
KR101568356B1 (ko) * 2009-01-13 2015-11-12 삼성전자주식회사 전압 바이어싱 회로와 이를 포함하는 메모리 시스템
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2010178167A (ja) 2009-01-30 2010-08-12 Nec Corp 携帯無線装置及びフレキシブルケーブル
WO2011055660A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011108342A (ja) 2009-11-20 2011-06-02 Hitachi Global Storage Technologies Netherlands Bv ディスク・ドライブ及びリード・ライト・オフセットの測定方法
EP2507822B1 (en) * 2009-12-04 2016-08-31 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method of semiconductor device
WO2011074408A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
TWI590249B (zh) * 2010-12-03 2017-07-01 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896042A (en) 1995-08-23 1999-04-20 Rohm Co., Ltd. Programmable functional device having ferroelectric material
JP2010135760A (ja) 2008-10-31 2010-06-17 Semiconductor Energy Lab Co Ltd 論理回路

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