JP5158624B2 - 半導体記憶装置 - Google Patents
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Description
、残りの非選択列に対しては、読出時と同様、メモリセル電源線を所定の電圧レベルに維持する構成を示す。この非特許文献2においては、また、ダミービット線を用い、このダミービット線の電位に従ってワード線非活性化タイミング信号WOFFを生成して、ワード線ドライバを非活性状態として、選択ワード線を非選択状態へ駆動する構成が示される。
図1は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図1において、半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ1を含む。図1においては、メモリセルアレイ1において、メモリセルMCが(n+1)行・(m+1)列に配列される場合を一例として示す。
図5は、この発明の実施の形態1に従う半導体記憶装置の要部の構成を概略的に示す図である。図5においては、メモリセルアレイ1において、メモリセルMCが4行1列に配列され、各行にワード線WL0−WL3が配置される構成を一例として示す。ワード線駆動回路3においては、ワード線WL0−WL3それぞれに対応して、ワード線ドライバWDR0−WDR3が設けられる。これらのワード線ドライバWDR0−WDR3に共通に、ドライバ電源回路10において、抵抗素子20とプルダウン素子21の直列体が設けら
れる。この抵抗素子20は、一例として、N+ポリシリコン配線を用いた抵抗素子である。好ましくは、この抵抗素子は、非シリサイドN+ポリシリコン配線である。抵抗素子20として、トランジスタを用いる構成に代えて、受動素子を利用することにより、温度が変化しても、その抵抗値を大きく変化しない利点を得ることができる。このプルダウン素子21は、ゲートが電源電圧VDDを受けるNチャネルMOSトランジスタで構成される。このプルダウン素子21は、メモリセルMCのNチャネルMOSトランジスタ(アクセストランジスタおよびドライブトランジスタ)と同じしきい値電圧特性を有する(プルダウン素子を構成するトランジスタが、メモリセルと同一製造プロセスで形成される)。
VDDR=VDD−I×R
ここで、Iは、プルダウン素子21を通して流れる電流である。
この場合、メモリセルトランジスタMTRのしきい値電圧Vthnが低下し、またポリシリコン配線ILの抵抗値が上昇する。したがって、抵抗素子20の抵抗値Rが増大するため、ドライバ電源電圧VDDRが低下する(このとき、プルダウントランジスタ21のしきい値電圧Vthnは低下しており、電流駆動量が増大している)。
この場合、メモリセルトランジスタMTRのしきい値電圧Vthnが上昇し、また、ポリシリコン配線ILの抵抗値が低下する。したがって、プルダウントランジスタ21の駆動電流量が低下し、ドライバ電源電圧VDDRは、抵抗素子20を流れる電流量が低下するのと相俟って、その電圧降下量が小さくなり、比較的高い電圧レベルに設定される。
図9は、この発明の実施の形態2に従うドライバ電源回路10の構成を示す図である。図9において、ドライバ電源回路10は、電源ノードとドライバ電源線11の間に接続される抵抗素子20と、このドライバ電源線11と接地ノードの間に接続されるプルダウントランジスタ21を含む。この抵抗素子20およびプルダウントランジスタ21の構成は、先の実施の形態1において示した抵抗素子20およびプルダウントランジスタ21と同じである。したがって、プルダウントランジスタ21は、K個の並列に接続される単位トランジスタ(UTR)で構成される。
図12は、この発明の実施の形態3に従うドライバ電源回路10の構成を概略的に示す図である。図12においても、これまでと同様、ワード線駆動回路3において、ワード線ドライバWDR0−WDR3を示し、メモリセルアレイ1において、4行1列に配列されるメモリセルMCと、各行対応のワード線WL0−WL3を示す。
図13は、この発明の実施の形態4に従う半導体記憶装置の要部の構成を示す図である。この図13に示す半導体記憶装置においては、ドライバ電源回路10の構成が、図12に示すドライバ電源回路10の構成と異なる。すなわち、ドライバ電源回路10において、図12に示すMOSトランジスタ22に代えて、受動抵抗素子28が設けられる。この受動抵抗素子28は、メモリセルMCのNチャネルMOSトランジスタのチャネル幅Wと同じ幅を有するN高濃度ドープの非シリサイド拡散抵抗で構成される。この図13に示す半導体記憶装置の他の構成は、図12に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
図15は、この発明の実施の形態5に従うセル電源回路の構成を示す図である。ワード線駆動回路3およびメモリセルアレイ1の構成は、先の実施の形態1から4において示したものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
図16は、この発明の実施の形態5の変更例の構成を示す図である。この図16に示すドライバ電源回路10においては、プルダウン用のMOSトランジスタ21のバックゲートおよびコントロールゲート両者が、内部ノード25に接続される。このドライバ電源回路10の他の構成は、図15に示すドライバ電源回路10の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
図17は、この発明の実施の形態5に従うドライバ電源回路10の変更例2の構成を示す図である。この図17においても、メモリセルアレイ1およびワード線駆動回路3の構成は、先の図15および図16に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
図18は、この発明の実施の形態6に従うドライバ電源回路10の構成を示す図である。このドライバ電源回路10は、ワード線WL0−WL31の組に対し共通に設けられる。すなわち、このドライバ電源回路10からのドライバ電源線11が、ワード線WL0−WL31それぞれに対応して設けられるワード線ドライバWDR0−WDR31に共通に結合される。
このモードにおいては、制御信号P1およびP2が、それぞれ、LレベルおよびHレベルに設定される。上位デコード信号XLも、Hレベルに固定される。この状態においては、MOSトランジスタ39がオン状態、MOSトランジスタ37がオン状態である。また、MOSトランジスタ36がオフ状態、MOSトランジスタ38がオン状態となる。したがって、ノード25上の電圧VGは、MOSトランジスタ37および38により、Lレベル(接地電圧レベル)に固定される。一方、ドライバ電源線11上の電圧VDDRは、MOSトランジスタ39および抵抗素子20により、電源電圧VDDに固定される。このモードMODE_Aにおいては、選択ワード線WLは、電圧VDDレベルにまで駆動される。したがって、メモリセルのスタティックノイズマージンが十分にあり、また書込特性も十分に保証されている状態のときに、このモードが設定される。
このモードにおいては、制御信号P1およびP2がそれぞれHレベルおよびLレベルに設定される。上位デコード信号XLが、また、Lレベルに固定される。この状態においては、MOSトランジスタ37、38、および39がオフ状態、MOSトランジスタ36がオン状態である。したがって、ノード25上の電圧VGが、MOSトランジスタ36により、Hレベル(電圧VCCレベル)に固定される。応じて、抵抗素子20ならびにMOSトランジスタ31および32により、ドライバ電源線11上の電圧VDDRは、電圧VDDよりも低い電圧レベルに維持される。この状態は、実施の形態1の構成に対応する。
このモードにおいては、制御信号P1およびP2がともにHレベルに設定される。上位デコード信号XLは、与えられた行アドレス信号のデコード結果に従ってHレベルまたはLレベルに設定される。すなわち、上位デコード信号XLは、対応の行ブロック選択時においてはLレベルに設定され、非選択時(スタンバイ状態を含む)においては、Hレベルに維持される。
この状態においては、ゲート回路GTK1−GTK3の出力信号はすべてLレベルであり、単位トランジスタ群UTG1−UTG3の単位トランジスタUTRはすべてオフ状態である。一方、ゲート回路GTK0の出力信号はHレベルであり、単位トランジスタ群UTG0の単位トランジスタUTRがすべてオン状態となる。したがって、この状態においては、MOSトランジスタ32は、単位トランジスタ群UTG0で構成される。
この状態においては、ゲート回路GTK1の出力信号がHレベルとなる。一方、ゲート回路GTK2およびGTK3の出力信号は、ともに、Lレベルである。したがって、単位トランジスタ群UTG0およびUTG1の単位トランジスタUTRが導通状態となる。
この状態においては、ゲート回路GTK0−GTK2の出力信号が、Hレベルとなり、単位トランジスタ群UTG0−UTG2の、単位トランジスタUTRが導通状態となる。一方、ゲート回路GTK3は、その出力信号はLレベルであり、単位トランジスタ群UTG3の単位トランジスタUTRはオフ状態である。
この状態においては、ゲート回路GTK0−GTK3の出力信号はすべてHレベルであり、単位トランジスタ群UTG0−UTG3の単位トランジスタUTRがすべてオン状態となる。
図26は、この発明の実施の形態7に従う半導体記憶装置のメモリセルの構成の一例を示す図である。図26において、メモリセルMCは、先の図2に示すメモリセルMCと同様、CMOSインバータを構成するPチャネルMOSトランジスタPQ1およびNチャネルMOSトランジスタNQ1と、別のCMOSインバータを構成するPチャネルMOSトランジスタPQ2およびNチャネルMOSトランジスタNQ2を含む。これらのトランジスタPQ1、PQ2、NQ1およびNQ2により、CMOSインバータラッチが構成され、記憶ノードND1およびND2に相補データが格納される。
図28は、この発明の実施の形態8に従う半導体記憶装置の要部の構成を示す図である。
図29は、この発明の実施の形態9に従う半導体記憶装置の要部の構成を示す図である。
図30は、この発明の実施の形態10に従う半導体記憶装置の要部の構成を示す図である。
ここで、この発明の実施の形態10に従う半導体記憶装置では、電源電圧VDDQが電源電圧VDDMより大きくなるように設定される。
図31は、この発明の実施の形態11に従う半導体記憶装置の要部の構成を示す図である。図32は、ゲート制御回路141におけるノードAおよびノードBの電位を示すグラフ図である。
図33は、この発明の実施の形態12に従う半導体記憶装置の要部の構成を示す図である。
R=ρ×l/L
であるから、抵抗素子226,228の配線長をそれぞれla,lbとし、抵抗素子226,228の配線幅をそれぞれLa,Lbとすると、内部ノード25上の電圧VGは以下の式で表わされる。
Claims (27)
- 行列状に配列される複数のスタティック型メモリセル、
各前記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、
各前記ワード線に対応して配置され、各々がアドレス指定されたワード線を選択状態へ駆動する複数のワード線ドライバ、および
主電源ノードの電圧を降圧して前記ワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備え、
前記ドライバ電源回路は、前記主電源ノードと前記ドライバ電源ノードとの間に接続される抵抗素子と、前記ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含み、
前記プルダウン回路は、各々が前記メモリセルの構成要素であるトランジスタと同様の電気的特性を有する複数の互いに並列に設けられる単位トランジスタをプルダウン素子として含む、半導体記憶装置。 - 前記抵抗素子は、トランジスタ素子と異なる受動抵抗素子である、請求項1記載の半導体記憶装置。
- 前記受動抵抗素子は、N型ドープポリシリコン抵抗である、請求項2記載の半導体記憶装置。
- 各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記N型ドープポリシリコン抵抗は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と実質的に同一の配線幅を有する、請求項3記載の半導体記憶装置。 - 行列状に配列される複数のスタティック型メモリセル、
各前記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、
各前記ワード線に対応して配置され、各々がアドレス指定されたワード線を選択状態へ駆動する複数のワード線ドライバ、および
主電源ノードの電圧を降圧して前記ワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備え、
前記ドライバ電源回路は、前記主電源ノードと前記ドライバ電源ノードとの間に接続される抵抗素子と、前記ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含み、
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を設定するゲート制御回路とを含み、
前記ゲート制御回路は、各前記メモリセルの構成要素であるトランジスタと同一の電気的特性を有し、前記主電源ノードと前記プルダウン用トランジスタのゲートとの間にソースフォロア態様で接続されるソースフォロアトランジスタを含む、半導体記憶装置。 - 前記ゲート制御回路は、前記プルダウン用トランジスタのゲートと接地ノードとの間に接続されるN型ドープポリシリコン抵抗素子を含む、請求項5記載の半導体記憶装置。
- 各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記N型ドープポリシリコン抵抗素子は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と実質的に同一の配線幅を有する、請求項6記載の半導体記憶装置。 - 前記ゲート制御回路は、前記主電源ノードと前記プルダウン用トランジスタのゲートとの間に接続されるN型拡散抵抗を含む、請求項5記載の半導体記憶装置。
- 各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記N型拡散抵抗は、前記メモリセルのトランジスタのチャネル幅を規定するゲート幅と実質的に同一の幅を有する、請求項8記載の半導体記憶装置。 - 前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、前記プルダウン用トランジスタの少なくともバックゲートの電圧を設定するゲート制御回路とを含む、請求項1記載の半導体記憶装置。 - 前記複数のメモリセルは、複数の行ブロックに分割され、
前記ドライバ電源回路は、各前記行ブロックに対応して配置され、各々が対応の行ブロックのワード線ドライバの電源ノードに共通に結合される複数のサブ電源回路を含み、
各前記サブ電源回路は、行ブロック指定信号に従って選択的に前記ドライバ電源ノードと接地ノードとの間の電流経路を遮断するスイッチング素子を含む、請求項1記載の半導体記憶装置。 - 前記プルダウン回路は、前記ドライバ電源ノードの電圧をプルダウンするための、互いに並列に接続され各々が導通状態または非導通状態に設定可能な複数の単位トランジスタを含む、請求項1記載の半導体記憶装置。
- 前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を固定電位および前記固定電位を抵抗分圧した電圧の一方に設定するゲート制御回路とを含む、請求項1記載の半導体記憶装置。 - 前記抵抗素子は、前記複数のメモリセルが配置される領域と前記ワード線ドライバが配置される領域との間の領域に配置される、請求項1記載の半導体記憶装置。
- 各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記抵抗素子は、前記メモリセルのトランジスタの活性領域を構成する拡散層と同一方向に配置される拡散層で形成される、請求項14記載の半導体記憶装置。 - 前記プルダウン回路は、前記メモリセルが配置される領域と前記ワード線ドライバが配置される領域との間の領域に配置される、請求項1記載の半導体記憶装置。
- 各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を設定する抵抗分圧回路とを含み、
前記抵抗分圧回路は、前記メモリセルのトランジスタのゲート電極と同一方向に配列されるN型ドープポリシリコン抵抗素子を含む、請求項16記載の半導体記憶装置。 - 前記N型ドープポリシリコン抵抗は、非シリサイドポリシリコン抵抗である、請求項3、6、および17のいずれかに記載の半導体記憶装置。
- 前記複数のメモリセルの各々は、複数のポートからアクセス可能であり、
前記複数のワード線ドライバの各々は、各前記ポートに対応して配置される個別ポートワード線ドライバを含み、
前記ドライバ電源回路は、前記複数のポートに対して共通に設けられる、請求項1記載の半導体記憶装置。 - 各前記ワード線ドライバは、
前記ドライバ電源ノードに結合される第1導通電極を有する絶縁ゲート型電界効果トランジスタと、
前記絶縁ゲート型電界効果トランジスタのバックゲート電位を制御するバックゲート制御回路とを含む請求項1記載の半導体記憶装置。 - 前記バックゲート制御回路は、非選択ワード線に対応する前記ワード線ドライバが含む前記絶縁ゲート型電界効果トランジスタのバックゲート電位を第1の電位に設定し、選択ワード線に対応する前記ワード線ドライバが含む前記絶縁ゲート型電界効果トランジスタのバックゲート電位を前記第1の電位より小さい第2の電位に設定する請求項20記載の半導体記憶装置。
- 各前記ワード線ドライバは、
前記ドライバ電源ノードに結合される第1導通電極と、ゲートと、前記ゲートに結合されるバックゲートとを有する絶縁ゲート型電界効果トランジスタを含む請求項1記載の半導体記憶装置。 - 各前記メモリセルには、第1電源電圧および前記第1電源電圧より小さい第2電源電圧が供給され、
前記プルダウン回路は、
前記ドライバ電源ノードに結合される第1導通電極を有し、前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタを含み、
前記主電源ノードの電圧は、前記第1電源電圧より大きい請求項1記載の半導体記憶装置。 - 前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
キャパシタを有し、前記ワード線の選択時、前記キャパシタの第1端と前記プルダウン用トランジスタのゲートとを電気的に接続することにより、前記キャパシタに蓄えられた電荷を前記プルダウン用トランジスタのゲートへ放電するゲート制御回路とを含む請求項1記載の半導体記憶装置。 - 前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲートと主電源ノードとの間に接続される第1の抵抗素子と、前記プルダウン用トランジスタのゲートと接地ノードとの間に接続される第2の抵抗素子とを有するゲート制御回路とを含み、
前記ゲート制御回路が有する前記第1の抵抗素子および前記第2の抵抗素子、ならびに前記主電源ノードと前記ドライバ電源ノードとの間に接続される前記抵抗素子は、N型ドープポリシリコン抵抗である、請求項1記載の半導体記憶装置。 - 前記ゲート制御回路が有する前記第1の抵抗素子の配線幅は、前記ゲート制御回路が有する前記第2の抵抗素子の配線幅より大きい、請求項25記載の半導体記憶装置。
- 前記N型ドープポリシリコン抵抗は、非シリサイドポリシリコン抵抗である、請求項26記載の半導体記憶装置。
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