JP2001210727A - メモリ・デバイス - Google Patents

Abstract

(57)【要約】 【課題】 低い動作電圧でも速度及び安定性を劣化させ
ることのないメモリ・デバイス。 【解決手段】 この発明の実施例は、制御電極及び電流
通路を持つ第１のトランジスタ（図１の１２８又は１１
２）と、制御電極、電流通路及びバックゲート／本体接
続部を持つ第２のトランジスタ（図１の１０８又は１３
０）とを含み、第２のトランジスタのバックゲート／本
体接続部が第２のトランジスタの制御電極及び第１のト
ランジスタの電流通路に電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体デバイス、
製造及び処理、更に具体的に言えば、スタティック・ラ
ンダムアクセス・メモリ・セルに関する。

【０００２】

【従来の技術及び課題】半導体メモリは、メーンフレー
ム及びパーソナル・コンピュータ、電気通信、自動車用
及び消費者用電子回路、及び商用及び軍用航空システム
にとって重要な部品である。半導体メモリは揮発性ラン
ダム・アクセス・メモリ（ＲＡＭ）又は不揮発性デバイ
スとして特徴付けられる。ＲＡＭは、双安定デバイスの
論理状態をセットすることによってディジタル情報が記
憶されるスタティック・モード（ＳＲＡＭ）か、又はキ
ャパシタの周期的な充電を通じてディジタル情報が記憶
されるダイナミック・モード（ＤＲＡＭ）の何れかであ
る。典型的には、ＳＲＡＭは、集積回路チップに作られ
たメモリ・セルのマトリクスとして配置され、チップ内
のアドレス復号機能によって、読取／書込み機能の為に
各セルにアクセスすることが出来る。ＳＲＡＭメモリ・
セルは、交差結合インバータの形で能動フィードバック
を用いて、情報ビットを論理“０”又は論理“１”とし
て記憶する。メモリ・セル内の能動素子は、所望の状態
にラッチされたままでいる為には、定電源を必要とす
る。ワード又はバイトのようなデータ・ブロックを同時
に書込み又は読取ることが出来るように、メモリ・セル
は行に分けて配置される場合が多い。アドレス多重化を
使って、入出力ピンの数を減らす。ＳＲＡＭは過去数年
間に、密度が劇的に上昇した。

【０００３】標準形のＳＲＡＭメモリ・セルは多数の変
形がある。基本的なＣＭＯＳ ＳＲＡＭセルは、交差結
合インバータ形式の２つのｎチャンネル・プルダウン
（又は「駆動」）トランジスタと２つのｐチャンネル負
荷トランジスタとで構成され、２つのｎチャンネル選択
トランジスタを追加して、６トランジスタ・セルを構成
している。セルの寸法を小さくする為に、ＰＭＯＳトラ
ンジスタの代わりに、ポリシリコン負荷抵抗が使われて
いる。更に、セルの寸法を更に縮小する為に、２つのｎ
チャンネル・プルダウン・トランジスタ及び２つの洩れ
形ｐチャンネル負荷／選択トランジスタを持つ４トラン
ジスタ・セルが提案されている。更に基本的なＳＲＡＭ
セルの特定用途向けの変形がある。特定用途向けのＳＲ
ＡＭは、特定のタスクに合うようにする為の余分の論理
回路を含んでいる。例えば、８トランジスタのダブルエ
ンデッド形の２ポート・セルは、両方のポートを通じて
アクセスすることが出来、マイクロプロセッサのメモリ
に埋設されたキャッシュ・アーキテクチュアに役立つ。
セルの内容と場所の両方が判っていなければならないよ
うな用途では、９トランジスタの内容によってアドレス
可能なメモリ・セルが使われる。

【０００４】各々の用途では、有効で信頼性のあるＳＲ
ＡＭセルを作るのに必要な全面積を縮小するだけでな
く、ＳＲＡＭセルが消費する電力を減らしながら、アク
セス速度を高めることが必要である。電源電圧を下げる
ことにより、電力を減らすことが出来る。しかし、電源
電圧が低くなると、速度及び安定性の両方が劣化する。
その為、アクセス速度を高めると共に良好な安定性を持
つ低電力（動作電圧が低い）ＳＲＡＭセルに対する要望
が生じている。

【０００５】

【課題を解決する為の手段及び作用】この発明の実施例
は、制御電極及び電流通路を持つ第１のトランジスタ
と、制御電極、電流通路及びバックゲート／本体接続部
を持つ第２のトランジスタとを有し、第２のトランジス
タのバックゲート／本体接続部が第２のトランジスタの
制御電極及び第１のトランジスタの電流通路に電気的に
接続されているメモリ・デバイスである。別の実施例で
は、メモリ・デバイスが、更に、制御電極及び電流通路
を持つ第３のトランジスタと、制御電極、電流通路及び
バックゲート／本体接続部を持つ第４のトランジスタと
を有し、第４のトランジスタのバックゲート／本体接続
部が第４のトランジスタの制御電極及び第３のトランジ
スタの電流通路に電気的に接続されている。更に別の実
施例では、第３のトランジスタが、第２のトランジスタ
のバックゲート／本体接続部に電気的に接続されたバッ
クゲート／本体接続部を持ち、第１のトランジスタは、
第４のトランジスタのバックゲート／本体接続部に電気
的に接続されたバックゲート／本体接続部を持ってい
る。別の実施例では、第２のトランジスタの制御電極に
電気的に接続された第２のトランジスタのバックゲート
／本体接続部が、第１のダイオード（好ましくはショッ
トキー・ダイオード）によって構成され、第４のトラン
ジスタの制御電極に電気的に接続された第４のトランジ
スタのバックゲート／本体接続部が、第２のダイオード
（好ましくはショットキー・ダイオード）によって構成
されている。

【０００６】この発明の別の実施例は、ゲート電極、第
１のソース／ドレイン領域及び第２のソース／ドレイン
領域を持つ第１のトランジスタと、ゲート電極、第１の
ソース／ドレイン領域、第２のソース／ドレイン領域及
びバックゲート／本体接続部を持つ第２のトランジスタ
とを有し、第２のトランジスタのバックゲート／本体接
続部が第２のトランジスタのゲート電極及び第１のトラ
ンジスタの第１のソース／ドレイン領域に電気的に接続
されている。更に別の実施例では、メモリ・デバイスが
更に、ゲート電極、第１のソース／ドレイン領域及び第
２のソース／ドレインを持つ第３のトランジスタと、ゲ
ート電極、第１のソース／ドレイン領域、第２のソース
／ドレイン領域及びバックゲート／本体接続部を持つ第
４のトランジスタとを有し、第４のトランジスタのバッ
クゲート／本体接続部が第４のトランジスタのゲート電
極及び第３のトランジスタの第１のソース／ドレイン領
域に電気的に接続されている。更に別の実施例では、第
３のトランジスタが、第２のトランジスタのバックゲー
ト／本体接続部に電気的に接続されたバックゲート／本
体接続部を持ち、第１のトランジスタが、第４のトラン
ジスタのバックゲート／本体接続部に電気的に接続され
たバックゲート／本体接続部を有する。更に別の実施例
では、第２のトランジスタのゲート電極に電気的に接続
された第２のトランジスタのバックゲート／本体接続部
は、第１のダイオード（好ましくはショットキー・ダイ
オード）によって構成され、第４のトランジスタのゲー
ト電極に電気的に接続された第４のトランジスタのバッ
クゲート／本体接続部は、第２のダイオード（好ましく
はショットキー・ダイオード）によって構成されてい
る。

【０００７】同じ又は同等な特徴を示すのに、図面全体
に互り、同じ参照数字が使われている。図面は比例尺で
描いてはいない。図面は単にこの発明の方法の効果を例
示する為だけに示したものである。

【０００８】

【実施例】この発明のＳＲＡＭセルが図１に図式的に示
されている。図１のセルは、約０．６ボルト又はそれ以
下の電源電圧で動作するのに好ましい。トランジスタ１
１２及び１２８がｐＭＯＳデバイス、そしてトランジス
タ１０８及び１３０がｎＭＯＳデバイスとして示されて
いるが、これらのトランジスタは夫々ｎＭＯＳ及びｐＭ
ＯＳであってもよい。しかし、こういう変更をするとき
は、異なるバイアス状態を使うことが好ましく、図面に
示した拡散領域は反対導電型のドーパントで形成するこ
とが必要になる。更に、図２、３ａ−３ｂ、４ａ−４
ｂ、５、６ａ−６ｂ及び７ａ−７ｂに示した回路図及び
配置は、種々のセルの設計のセルの回路図及び考えられ
る配置の構成としての色々な変形を例示する為だけに示
したものである。図５のセルは本体とソース間の最大電
圧が、電源電圧からダイオードの電圧降下を差し引いた
ものであり、従って、約０．６ボルトより高い電源電圧
で動作するのに好ましい。これらの回路図及び配置図
は、これが最適であるかどうかは別として、以下の明細
書及び図面から、当業者には容易に理解されよう。種々
の本体／バックゲート接続部を含めたセルの異なる形式
も、ここに述べた技術に基づいて、当業者には容易に考
えられよう。

【０００９】この発明のＳＲＡＭセル１００はこのＳＲ
ＡＭセル１００のｎＭＯＳ並びに／又はｐＭＯＳトラン
ジスタの閾値電圧（Ｖ_T）を調節するように、本体接続
部（ＳＯＩ形式の場合）又は井戸接続部（バルク・シリ
コン形式の場合）を利用している。バックゲート接続部
は、２重ゲート・トランジスタに使うことが出来る。こ
ういう異なる特定の接続部を、以下の説明では本体接続
部と呼ぶ。本体電圧が高いと、ｎＭＯＳデバイスに対す
るＶ_Tが低くなり、ｐＭＯＳデバイスに対するＶ_Tが高く
なる。同様に、本体電圧が低いと、ｎＭＯＳデバイスに
対するＶ_Tが高くなり、ｐＭＯＳデバイスに対するＶ_Tが
低くなる。本体とソースとの接合は、約０．７５ Ｖ以
上の順バイアスにしないことが好ましい（又は更に好ま
しくは０．６ Ｖ以上にしない）。本体電圧の変化によ
るＶ_Tの変化は、約０．１ボルト又はそれ以上であるこ
とが好ましい。駆動トランジスタ１０８及び１３０につ
いて言うと、メモリ・セルがそれによって一層安定にな
る為、読取動作の間、駆動電流が一層大きいことが好ま
しい。しかし、待機モード（又は記憶モード）の間、待
機電力を減らすように、洩れ電流が小さいことが好まし
い。この発明の本体／バックゲート接続部は、この２つ
の条件を更に容易に満たすことが出来るようにする。

【００１０】図１及び２について説明すると、ＳＲＡＭ
セル１００が、普通ビット線と呼ばれる２本の入力／出
力線を使っている。この２本の線は、混乱せずに、読取
りと共に、“１”及び“０”の対称的な書込みが出来る
ようにする。

【００１１】記憶された情報をＳＲＡＭセル１００に保
つ為、ワード線１０２（ＷＬ）を高レベル（好ましくは
約０．７５ボルト又はそれ以下、更に好ましくは０．６
５ボルト未満、なおさら好ましくは０．６ボルト未満）
にする。同時に、高レベル信号（論理“１”）をＢＬＴ
１０６及びＢＬＦ １０４に印加する。これが、通常
の動作で、ＢＬＴ １０６及びＢＬＦ １０４に印加さ
れるプリチャージの値である。“１”（ノード１１０が
高）を記憶するには、トランジスタ１１２を通る洩れ電
流がトランジスタ１０８を通る洩れよりも大きくなけれ
ばならない。トランジスタ１１２の本体ノードをノード
１１１に結合する選択をした場合、トランジスタ１１２
は低Ｖ_Tで洩れの大きい状態（ノード１１１が低状態−
論理“０”にあるから）にあり、これがノード１１０に
高電圧を記憶することを容易にする。同時に、駆動トラ
ンジスタ１０８の本体に印加された低バイアスがトラン
ジスタ１０８のＶ_Tを高め、こうしてその洩れを下げる
と共に、ノード１１０に高電圧の記憶をし易くする。ノ
ード１１０の高電圧が駆動トランジスタ１３０（これは
本体／バックゲート１４２に一層高いバイアスがある為
に、Ｖ_Tが低い）のゲートに印加される。トランジスタ
１３０のＶ_Tが低であることは、ノード１１１を論理
“０”に保持することであるから、有利である。通過ト
ランジスタ１２８は、その本体１３８に高電圧がある為
に、洩れの値が比較的小さいので、この動作（それを記
憶動作又は待機モードと呼ぶ）の間、電力が少なくな
る。

【００１２】この発明の記憶セル１００からビットを読
取るには、ＢＬＴ １０６及びＢＬＦ １０４を論理
“１”にプリチャージし、ワード線（ＷＬ）１０２を論
理“０”の値にする。“１”が記憶されている場合、線
１１０が“１”の値（高の値）になり、線１１１が
“０”の値（低の値）になる。従って、トランジスタ１
０８及び１２８はＶ_Tが比較的高く、トランジスタ１１
２及び１３０はＶ_Tが比較的低い。通過トランジスタ１
２８が導電するから、これによってＢＬＦ １０４が論
理“０”レベルになり、ＢＬＴ １０６は論理“１”の
値に保たれる。駆動トランジスタ１３０に対する駆動電
流が、本体／バックゲート接続部１４２に対するバイア
スのこの発明による印加によって増加し、このセルに於
けるバイアスのこの発明による印加によって通過トラン
ジスタ１２８に対するＶ_Tが増加するから、記憶セル１
００は読取電流が増加するだけでなく、双安定性が高く
なり、スタティック雑音の余裕が大きくなる。

【００１３】この発明の記憶セル１００に“０”ビット
を書込むには、ＷＬ １０２を論理“０”状態にし、Ｂ
ＬＦ １０４を論理“１”状態にし、ＢＬＴ １０６を
論理“１”状態から論理“０”状態に変化させる。ＢＬ
Ｔ １０６が論理“１”状態から０”状態に変化する
前、線１１０は“１”状態にあり、線１１１は“０”状
態にある。トランジスタ１１２が低Ｖ_T状態にあると共
にトランジスタ１０８が高Ｖ_T状態にあることが、ノー
ド１１０を低に引っ張るのを容易にする。これがトラン
ジスタ１３０をターンオフすると共に、トランジスタ１
２８のＶ_Tを下げながら、トランジスタ１３０のＶ_Tを高
める。これは、ノード１１１を高の値又は論理“１”状
態に上げることを容易にする。

【００１４】図２はこの発明のＳＲＡＭセルに考えられ
る配置方式を例示する。この構成では、ＷＬ １０２
が、珪化されていてもいなくてもよいが、ドープされた
多結晶シリコン（「ポリ」又は「ポリシリコン」）、又
はギャップの中間の材料であるか或いはｐ型及びｎ型ポ
リと同様な仕事関数を持つ１種類又は２種類の金属を使
って構成されることが好ましい。こういう金属として
は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、窒化タングステ
ン又はゲート構造を形成する為に普通に使われるこの他
の任意の金属がある。ＷＬ １０２は、通過トランジス
タ１１２及び通過トランジスタ１２８に対するゲートを
も形成し、これがＷＬ １０２を形成する為に使われる
材料を注意深く選ばなければならない理由である。

【００１５】導体２１８が図１の線１１１を形成し、導
体２３４が図１の線１１０を形成する。接続部２１８及
び２３４は、金属（好ましくは銅、アルミニウム、タン
グステン、チタン、窒化チタン、タンタル、窒化タンタ
ル、上に述べたものの任意の積み重ね又は組合せ）又は
珪化ポリで構成することが好ましい。接点２２５が導体
２１８をその下にある導電構造２２４に接続する。導電
構造２２４は珪化（好ましくはコバルト又はチタンを用
いて）されていてもいなくてもよいが、ドープされたポ
リ、又はギャップ中央の材料又はｐ型及びｎ型ポリと同
様な仕事関数を持つ１種類又は２種類の金属で構成する
ことが好ましい。こういう金属としては、Ｔｉ、Ｔｉ
Ｎ、Ｔａ、ＴａＮ、Ｗ、窒化タングステン又はゲート構
造を形成する為に普通に使われるその他の任意の金属が
ある。導電構造２２４が駆動トランジスタ１０８のゲー
トを形成する。

【００１６】接点２３５が導体２１８をｐ型拡散領域２
１０（これが通過トランジスタ１２８のドレインであ
る）及びｎ型拡散領域２３６（これが駆動トランジスタ
１３０のソース領域である）に接続する。接点２３５
は、（図２に示したように）両方に対する接続が出来る
ようにちょうど領域２１０及び２３６の交わるところに
形成することが出来るが、これらの領域が珪化されてい
る場合、接点２３５は珪化領域に沿った任意の場所に形
成することが出来る。

【００１７】接点２２０が導体２３４を導体２４２に接
続する。導体２４２は駆動トランジスタ１３０のゲート
を形成する。導体２４２は、珪化（好ましくはコバルト
又はチタンを用いて）されていてもいなくてもよいが、
ドープされたポリ、又はギャップ中央の材料であるか或
いはｐ型及びｎ型ポリと同様な仕事関数を持つ１種類又
は２種類の金属で構成することが好ましい。こういう金
属としては、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、窒化タ
ングステン又はゲート構造を形成する為に普通に使われ
るその他の任意の金属がある。接点２３２が導体２３４
をｐ型拡散領域２０８（これが通過トランジスタ１１２
のドレインである）及びｎ型拡散領域２２８（これが駆
動トランジスタ１０８のソース領域である）に接続す
る。接点２３２は、（図２に示したように）両方に接続
が出来るように、ちょうど領域２０８及び２２８の交わ
るところに形成することが出来るが、これらの領域が珪
化されている場合、接点２３２は珪化領域に沿った任意
の場所に形成することが出来る。

【００１８】接点２１４及び２１６がＶ_SS源に対する接
続をし、接点２０２及び２０４が夫々ＢＬＴ １０６及
びＢＬＦ １０４に対する接続をする。接点２２０が、
拡散領域２０９及び２３７と共に、それが形成される場
合は、駆動トランジスタ１３０及び通過トランジスタ１
２８に対する本体／バックゲート接続部となる。この発
明のＳＲＡＭセルは、こういう接続部の一方又は両方を
利用するが、同時にその両方を必要としない。同様に、
接点２２５が、拡散領域２０７及び２２７と共に、それ
が形成される場合は、通過トランジスタ１１２及び駆動
トランジスタ１０８に対する本体／バックゲート接続部
を形成する。この発明のＳＲＡＭセルでは、（駆動トラ
ンジスタ１３０及び通過トランジスタ１２８に対する本
体／バックゲート接続部の一方又は両方と関連して）こ
れらの接続部の一方又は両方を形成することが出来る。

【００１９】図３ａ−３ｂ、４ａ−４ｂ、５、６ａ−６
ｂ及び７ａ−７ｂに示されたこの発明の実施例の特徴
で、参照数字が同じであるものは、同じ又は同様な特徴
を示している。しかし、図面に示されたバックゲート接
続部で、シリコン基板の上又は中に形成されたデバイス
を表すものは、ＳＯＩ構造内に形成されたデバイスを表
す、図面の本体接続部と同じ参照数字を用いている。こ
れらは、全く同じ特徴ではないが、それでも同じ参照数
字を付けている。ショットキー・ダイオードが形成され
る図６ａ−６ｂ及び７ａ−７ｂの領域でも、同じであ
る。当業者であれば、以上述べたこと並びに図面に基づ
いて、こういう違いを区別することが出来よう。図３ａ
−３ｂ、４ａ−４ｂ、５、６ａ−６ｂ及び７ａ−７ｂに
示されたこの発明の実施例について以下説明するところ
では、特に明らかにすることが必要な場合以外、上に述
べた特徴の説明を繰り返さない。

【００２０】基板３００は、ｐ型又はｎ型にドープされ
ていてもよいが、単結晶シリコンで製造することが出来
るが、単結晶シリコン基板の上に製造されたエピタキシ
ャル・シリコン層（これはｐ型又はｎ型になるようにド
ープされていることが好ましい）で構成してもよい。図
３ａ−３ｂ及び６ａ−６ｂの実施例のＳＯＩ構造は、シ
リコン基板の上に形成された２酸化シリコン層の上に形
成されたシリコン層で形成されることが好ましい。この
構造は、任意の普通のＳＯＩ本体形成プロセスによって
形成することが出来る。

【００２１】この発明が以上教示し、説明したところか
ら、当業者には、この他の幾つもの実施例が容易に考え
られよう。例えば、隔離領域３０４が浅いトレンチ隔離
構造として示されているが、この発明のデバイスを製造
するのに、（ＬＯＣＯＳ、フィールド酸化物領域又はド
ープされた隔離構造のような）任意の種類の隔離構造を
使うことが出来る。更に、ドープされた領域及び多結晶
シリコン構造が珪化（好ましくは珪化チタン、珪化コバ
ルト、珪化タングステン又は珪化タンタルを使って）さ
れているが、これらの構造を珪化しなくてもよい。珪化
すると、（例えば、必ずしも２つのドープ領域の交わる
ところではなく）珪化構造に沿った任意の場所にそれを
配置することが出来るので、配線及び接点の配置を容易
にするという他に、こういう構造の抵抗値を小さくする
ので、珪化物が好ましい。

【００２２】図３ａ−３ｂの実施例について説明する
と、図２の実施例から導体２１８及び２３４を変更し
て、別の本体接続部にしている。例えば、導体３９８及
び３９９を夫々導体２１８及び２３４に接続して、これ
らの異なる本体接続部に対する接続を容易にしている。
更に、追加の接点３０６、３０８、３１０及び３１２
が、ドープされた本体接続部２２７及び２０７と２０９
及び２３７とを夫々ゲート線２２４及び２４２に相互接
続するように示されている。

【００２３】図３ｂはシリコン基板３００、絶縁層３０
１及びシリコン層３０３（これは単結晶シリコン又はエ
ピタキシャル・シリコンで構成することが好ましく、ｎ
型、ｐ型又はその両方にドープすることが出来るし、或
いは夫々の種類の一部分を持っていてもよい）で構成さ
れたＳＯＩ本体構造を示す。本体領域３２０及び３２２
がゲート構造のチャンネル領域を形成する。好ましい材
料リスト３９０（図の下に示す）に見られるように、領
域３２２は軽くドープしたｐ型領域であり、領域３２０
は軽くドープしたｎ型領域であることが好ましい。領域
３２０及び３２２は、形成されたときの、又はそれが形
成された後に、但しゲート構造（即ち、ゲート電極、そ
の下にあるゲート絶縁体及び絶縁側壁）を形成する前の
層３０３をドープすることによって形成することが好ま
しい。

【００２４】図６ａ及び６ｂに示すこの発明の実施例
は、図６ａ及び６ｂの実施例ではショットキー・ダイオ
ード５０２（随意選択）、５０４、５０６及び５０８
（随意選択）を形成することを別として、図３ａ及び３
ｂと同様である。言い換えると、図３ａ及び３ｂの実施
例は、バックゲート／本体部分から他の導電線への直接
的な接続を形成している。しかし、図６ａ及び６ｂの実
施例では、これらの接続が（図５に示すような）ショッ
トキー・ダイオードを介して行われる。こういうダイオ
ードの形成は、基本的には、領域２０７、２０９、２２
７及び２３７に対するドーピング・レベル（並びに場合
によって使うドーパントと珪化物の形成）にまさに影響
を与えるべきである。この違いの一例が図６ｂに見られ
る。図３ｂに示すように、夫々ｐ型拡散領域２２７及び
ｎ型拡散領域２０７に対して、接点３０８及び３１０で
接続する代わりに、図６ｂの実施例は、接続するのに夫
々ｐ型本体２２７及びｎ型本体２０７を利用して、ショ
ットキー・ダイオードを形成する。構造の他の部分は同
じにすべきである。

【００２５】図４ａ及び４ｂと７ａ及び７ｂの実施例に
ついて言うと、これらは、図４ａ及び４ｂが図１のＳＲ
ＡＭデバイスを基本としているのに対し、図７ａ及び７
ｂは、バックゲート／本体接続部にショットキー・ダイ
オードを利用する図５のＳＲＡＭデバイスを基本として
いる点で異なる。従って、これらの２つの実施例の間の
違いは、領域２０７、２０９、２２７及び２３７の組成
（ドーパント・レベル及び場合によってドーパントにも
影響するが、ドーパントの種類には関係せず、珪化をす
るかどうかにも関係しない）である。これは、接点３０
８及び３１０が、夫々ｐ型拡散領域２２７及びｎ型拡散
領域２０７の代わりに、夫々ｐ型井戸４０６及びｎ型井
戸４０２に接続することを示す図７ｂに認めることが出
来る。

【００２６】これらの２つの実施例は、図２の実施例で
は、ドープ領域２２８及び２３６が反対にドープされた
領域２０８及び２１０に夫々接するのに対し、図４ａ−
４ｂ及び７ａ−７ｂの実施例では、これらの領域が隔離
領域３０４によって隔てられているという点で、図２の
実施例と異なる。図４ａ−４ｂ及び７ａ−７ｂの実施例
で反対にドープされた領域を接続する為に、導体２１８
及び２３４が（導体３３３及び３３７のような）追加の
導電素子及び（３２８、３３２及び３３６のような）追
加の相互接続部を含む。相互接続部３０８及び３１０は
（導体７３３と共に）そして相互接続部３０６及び３１
２は（導体７３７と共に）バックゲート接続部となり、
この発明の所望の閾値電圧制御を行う。同じ材料を使っ
て、同時に同じような斜行線を施した領域を形成するこ
とが好ましい。各々の構造に対する好ましい材料３９０
が、図４ｂ及び７ｂの下に示されている。しかし、この
他の材料又はドーパントを使うことが出来る。（井戸領
域４０４のような）深い井戸領域は（ｐ型井戸４０６及
びｎ型井戸４０２のような）一層浅い井戸領域よりもよ
り軽くドープすることが好ましく、これらの一層浅い井
戸は、ソース／ドレイン打込み工程の間に形成されるこ
とが好ましい（領域２０８及び２２７のような）ｐ型拡
散領域及び（領域２０７及び２２８のような）ｎ型拡散
領域よりも一層軽くドープすることが好ましい。図２、
３ａ−３ｂ及び６ａ−６ｂの実施例でも同じである。

【００２７】領域３０２に珪化物が形成されるのを阻止
するように、処理の間、珪化物阻止層を設ける。ドーピ
ングの異なる２つの領域の間の接合部が珪化物によって
短絡されないようにする為に、こうすることが望まし
い。

【００２８】別の実施例では、バックゲート／本体接続
部１１４及び１１８は、トランジスタ１０８のゲートに
接続せずに、接続が出来る。同様に、バックゲート／本
体接続部１３８及び１４２は、トランジスタ１３０のゲ
ートに接続せずに、接続することが出来る。別の実施例
では、バックゲート／本体接続部１３８は、バックゲー
ト／本体接続部１４２をトランジスタ１３０のゲートに
接続することなく、トランジスタ１３０のゲートに接続
することが出来る。同様に、バックゲート／本体接続部
１１８は、バックゲート／本体接続部１１４をトランジ
スタ１０８のゲートに接続することなく、トランジスタ
１０８のゲートに接続することが出来る。

【００２９】この発明の特定の実施例を以上説明した
が、これはこの発明の範囲を制限するものと解してはな
らない。明細書に述べたことから、当業者には、この発
明の数多くの実施例が考えられよう。この発明の範囲は
特許請求の範囲のみによって限定される。

【００３０】以上の説明に関し、更に以下の項目を開示
する。 （１） 制御電極及び電流通路を持つ第１のトランジス
タと、制御電極、電流通路及びバックゲート／本体接続
部を有する第２のトランジスタとを含み、前記第２のト
ランジスタのバックゲート／本体接続部が前記第２のト
ランジスタの制御電極及び前記第１のトランジスタの電
流通路に電気的に接続されているメモリ・デバイス。 （２） 第１項に記載のメモリ・デバイスに於て、更
に、制御電極及び電流通路を持つ第３のトランジスタ
と、制御電極、電流通路及びバックゲート／本体接続部
を有する第４のトランジスタとを含み、前記第４のトラ
ンジスタのバックゲート／本体接続部が前記第４のトラ
ンジスタの制御電極及び前記第３のトランジスタの電流
通路に電気的に接続されているメモリ・デバイス。 （３） 第２項に記載のメモリ・デバイスに於て、前記
第３のトランジスタが、前記第２のトランジスタのバッ
クゲート／本体接続部に電気的に接続されたバックゲー
ト／本体接続部を有するメモリ・デバイス。 （４） 第２項に記載のメモリ・デバイスに於て、前記
第１のトランジスタが、前記第４のトランジスタのバッ
クゲート／本体接続部に電気的に接続されたバックゲー
ト／本体接続部を有するメモリ・デバイス。 （５） 第１項に記載のメモリ・デバイスに於て、前記
第２のトランジスタの制御電極に電気的に接続された前
記第２のトランジスタのバックゲート／本体接続部が第
１のダイオードによって構成されているメモリ・デバイ
ス。 （６） 第５項に記載のメモリ・デバイスに於て、前記
第１のダイオードがショットキー・ダイオードであるメ
モリ・デバイス。 （７） 第１項に記載のメモリ・デバイスに於て、前記
第４のトランジスタの制御電極に電気的に接続された前
記第４のトランジスタのバックゲート／本体接続部が第
２のダイオードによって構成されているメモリ・デバイ
ス。 （８） 第７項に記載のメモリ・デバイスに於て、前記
第２のダイオードがショットキー・ダイオードであるメ
モリ・デバイス。

【００３１】（９） ゲート電極、第１のソース／ドレ
イン領域及び第２のソース／ドレイン領域を持つ第１の
トランジスタと、ゲート電極、第１のソース／ドレイン
領域、第２のソース／ドレイン領域及びバックゲート／
本体接続部を持つ第２のトランジスタとを含み、前記第
２のトランジスタのバックゲート／本体接続部が前記第
２のトランジスタのゲート電極並びに前記第１のトラン
ジスタの第１のソース／ドレイン領域に電気的に接続さ
れているメモリ・デバイス。 （１０） 第９項に記載のメモリ・デバイスに於て、更
に、ゲート電極、第１のソース／ドレイン領域及び第２
のソース／ドレインを持つ第３のトランジスタと、ゲー
ト電極、第１のソース／ドレイン領域、第２のソース／
ドレイン領域及びバックゲート／本体接続部を持つ第４
のトランジスタとを含み、前記第４のトランジスタのバ
ックゲート／本体接続部が前記第４のトランジスタのゲ
ート電極並びに前記第３のトランジスタの第１のソース
／ドレイン領域に電気的に接続されているメモリ・デバ
イス。 （１１） 第１０項に記載のメモリ・デバイスに於て、
前記第３のトランジスタが、前記第２のトランジスタの
バックゲート／本体接続部に電気的に接続されたバック
ゲート／本体接続部を有するメモリ・デバイス。 （１２） 第１０項に記載のメモリ・デバイスに於て、
前記第１のトランジスタが、前記第４のトランジスタの
バックゲート／本体接続部に電気的に接続されたバック
ゲート／本体接続部を有するメモリ・デバイス。 （１３） 第９項に記載のメモリ・デバイスに於て、前
記第２のトランジスタのゲート電極に電気的に接続され
た前記第２のトランジスタのバックゲート／本体接続部
が、第１のダイオードによって構成されているメモリ・
デバイス。 （１４） 第１３項に記載のメモリ・デバイスに於て、
前記第１のダイオードがショットキー・ダイオードであ
るメモリ・デバイス。 （１５） 第９項に記載のメモリ・デバイスに於て、前
記第４のトランジスタのゲート電極に電気的に接続され
た前記第４のトランジスタのバックゲート／本体接続部
が、第２のダイオードによって構成されているメモリ・
デバイス。 （１６） 第１５項に記載のメモリ・デバイスに於て、
前記第２のダイオードがショットキー・ダイオードであ
るメモリ・デバイス。

【００３２】（１７） この発明の実施例は、制御電極
及び電流通路を持つ第１のトランジスタ（図１の１２８
又は１１２）と、制御電極、電流通路及びバックゲート
／本体接続部を持つ第２のトランジスタ（図１の１０８
又は１３０）とを含み、第２のトランジスタのバックゲ
ート／本体接続部が第２のトランジスタの制御電極及び
第１のトランジスタの電流通路に電気的に接続される。

【００３３】

【関連出願との関係】この出願の被譲渡人に譲渡された
下記の特許出願をここで引用することによって、この出
願に取入れる。 通し番号 出願日 出願人控え番号 ６０／１７２，０５８ １２／２３／１９９９ ＴＩ−２９３１５

【図面の簡単な説明】

【図１】この発明の１実施例のＳＲＡＭセルの回路図
で、このセルは約０．６ボルト以下の電圧で動作するの
に好ましい。

【図２】図１に示したこの発明の実施例のＳＲＡＭセル
の平面図で、絶縁体上シリコン（ＳＯＩ）プロセスで考
えられるセルの配置を示す。

【図３】ａは、図１に示したこの発明の実施例のＳＲＡ
Ｍセルの平面図。ｂは、図３ａの線Ａ’−Ａ’で切った
この発明の実施例の途中まで製造された装置の断面図
で、図３ａ及び３ｂはＳＯＩプロセスで構成されること
が考えられるセルの配置を示す。

【図４】ａは、図１に示したこの発明の実施例のＳＲＡ
Ｍセルの平面図。ｂは、図４ａの線Ａ’−Ａ’で切った
この発明の実施例の途中まで製造されたデバイスの断面
図で、図４ａ及び４ｂはバルクＣＭＯＳプロセスで構成
される場合に考えられるセルの配置を示す。

【図５】この発明の別の実施例のＳＲＡＭセルの回路図
で、このセルは約０．６ボルトより高い電源電圧で動作
するのに好ましい。

【図６】ａは、図５に示したこの発明の実施例のＳＲＡ
Ｍセルの平面図。ｂは、図６ａの線Ａ’−Ａ’で切った
この発明の実施例の途中まで製造されたデバイスの断面
図で、図６ａ及び６ｂはＳＯＩプロセスで構成される場
合に考えられるセルの配置を示す。

【図７】ａは、図５に示したこの発明の実施例のＳＲＡ
Ｍセルの平面図。ｂは、図７ａの線Ａ’−Ａ’で切っ
た、この発明の実施例の途中まで製造されたデバイスの
断面図で、図７ａ及び７ｂはバルクＣＭＯＳプロセスで
構成される場合に考えられるセルの配置を示す。

【符号の説明】

１００ 記憶セル １０２ ワード線 １０４ ＢＬＦ １０６ ＢＬＴ １１０，１１１ ノード １１２，１２８ 第１のトランジスタ １０８，１３０ 第２のトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 制御電極及び電流通路を持つ第１のトラ
   ンジスタと、 制御電極、電流通路及びバックゲート／本体接続部を有
   する第２のトランジスタとを含み、前記第２のトランジ
   スタのバックゲート／本体接続部が前記第２のトランジ
   スタの制御電極及び前記第１のトランジスタの電流通路
   に電気的に接続されているメモリ・デバイス。