JP2682393B2 - スタティック形半導体記憶装置 - Google Patents
スタティック形半導体記憶装置Info
- Publication number
- JP2682393B2 JP2682393B2 JP5222218A JP22221893A JP2682393B2 JP 2682393 B2 JP2682393 B2 JP 2682393B2 JP 5222218 A JP5222218 A JP 5222218A JP 22221893 A JP22221893 A JP 22221893A JP 2682393 B2 JP2682393 B2 JP 2682393B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- transistor
- thin film
- memory cell
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスタティック形半導体記
憶装置、特に負荷として薄膜トランジスタを用いたメモ
リセルの改良に関する。
憶装置、特に負荷として薄膜トランジスタを用いたメモ
リセルの改良に関する。
【０００２】
【従来の技術】スタティック形半導体記憶装置のメモリ
セルとして相補形フリップフロップを利用したものがあ
る。すなわち、図５に示すように、負荷用としてのＰチ
ャネル形ＭＯＳ（広くは、ＭＩＳ）トランジスタＱ１、
Ｑ２及び駆動用としてのＮチャネル形ＭＯＳトランジス
タＱ３、Ｑ４を電源Ｖｃｃ、ＧＮＤ間に直列接続して２
つのインバータを構成し、これらのインバータの入出力
を相互に接続する。また、各インバータのノードＮ１、
Ｎ２をトランスファゲートとしてのＮチャネルＭＯＳト
ランジスタＱ５、Ｑ６を介してビット線ＢＬ、＊ＢＬに
接続する。さらに、ＭＯＳトランジスタＱ５、Ｑ６のゲ
ートをワード線ＷＬに接続する。
セルとして相補形フリップフロップを利用したものがあ
る。すなわち、図５に示すように、負荷用としてのＰチ
ャネル形ＭＯＳ（広くは、ＭＩＳ）トランジスタＱ１、
Ｑ２及び駆動用としてのＮチャネル形ＭＯＳトランジス
タＱ３、Ｑ４を電源Ｖｃｃ、ＧＮＤ間に直列接続して２
つのインバータを構成し、これらのインバータの入出力
を相互に接続する。また、各インバータのノードＮ１、
Ｎ２をトランスファゲートとしてのＮチャネルＭＯＳト
ランジスタＱ５、Ｑ６を介してビット線ＢＬ、＊ＢＬに
接続する。さらに、ＭＯＳトランジスタＱ５、Ｑ６のゲ
ートをワード線ＷＬに接続する。
【０００３】最近、図５の負荷用のＰチャネルＭＯＳト
ランジスタＱ１、Ｑ２として薄膜トランジスタ（ＴＦ
Ｔ）を用いて高集積化と共に消費電力の低減を図ったも
のが知られている（参照：特開平２−１４５６５号公
報）。薄膜トランジスタを用いたスタティック形メモリ
セルの一例を図６、図７を参照して説明する。なお、図
６は平面図、図７は図６のＡ−Ａ線断面図である。
ランジスタＱ１、Ｑ２として薄膜トランジスタ（ＴＦ
Ｔ）を用いて高集積化と共に消費電力の低減を図ったも
のが知られている（参照：特開平２−１４５６５号公
報）。薄膜トランジスタを用いたスタティック形メモリ
セルの一例を図６、図７を参照して説明する。なお、図
６は平面図、図７は図６のＡ−Ａ線断面図である。
【０００４】 Ｐ１、Ｐ２、Ｐ３はたとえばＰ- 型単結
晶シリコン基板１（図７）内に設けられたＮ形不純物領
域であって、トランジスタＱ３〜Ｑ６のソース領域、ド
レイン領域となる。第１層配線層Ｓ１、Ｓ２、Ｓ３は、
フィールド酸化膜２及びゲート酸化膜３（図７）上に設
けられた、多結晶シリコン層及びその上に設けられた高
融点金属（ＭoＳi 2 、Ｔi n Ｓi 2 、ＴiＳi 2 、ＷＳi 2 ）層よ
りなるポリサイド層であって、トランジスタＱ３〜Ｑ６
のゲート電極として作用する。また、ポリサイド層Ｓ１
はワード線ＷＬとしても作用する。第２層配線層ＧＮＤ
は、絶縁層４（図７）を介して設けられたポリサイド層
もしくは高融点金属シリサイド層であって、接地電位が
印加される。第３層配線層ＴＧ１、ＴＧ２は、絶縁層５
（図７）を介して設けられた多結晶シリコン層であっ
て、薄膜トランジスタＱ１、Ｑ２のゲート電極の作用を
する。第４層配線層ＴＢ１、ＴＢ２は、絶縁層６（図
７）を介して設けられた非結晶化シリコンをアニールす
ることにより結晶化した多結晶シリコン層であって、薄
膜トランジスタＱ１、Ｑ２のソース領域、チャネル領
域、ドレイン領域の作用をなす。この場合、チャネル領
域には、１×１０12〜１×１０13個／ｃｍ2 程度のＮ形
不純物原子（たとえばＰ、ＡS ）が注入され、また、ソ
ース領域及びドレイン領域には、１×１０15〜１×１０
16個／ｃｍ2 程度のＰ形不純物原子（たとえばＢ）が注
入される。第５層配線層（ビット線）ＢＬ、＊ＢＬは、
絶縁層７（図７）を介して形成されたアルミニウム層で
ある。
晶シリコン基板１（図７）内に設けられたＮ形不純物領
域であって、トランジスタＱ３〜Ｑ６のソース領域、ド
レイン領域となる。第１層配線層Ｓ１、Ｓ２、Ｓ３は、
フィールド酸化膜２及びゲート酸化膜３（図７）上に設
けられた、多結晶シリコン層及びその上に設けられた高
融点金属（ＭoＳi 2 、Ｔi n Ｓi 2 、ＴiＳi 2 、ＷＳi 2 ）層よ
りなるポリサイド層であって、トランジスタＱ３〜Ｑ６
のゲート電極として作用する。また、ポリサイド層Ｓ１
はワード線ＷＬとしても作用する。第２層配線層ＧＮＤ
は、絶縁層４（図７）を介して設けられたポリサイド層
もしくは高融点金属シリサイド層であって、接地電位が
印加される。第３層配線層ＴＧ１、ＴＧ２は、絶縁層５
（図７）を介して設けられた多結晶シリコン層であっ
て、薄膜トランジスタＱ１、Ｑ２のゲート電極の作用を
する。第４層配線層ＴＢ１、ＴＢ２は、絶縁層６（図
７）を介して設けられた非結晶化シリコンをアニールす
ることにより結晶化した多結晶シリコン層であって、薄
膜トランジスタＱ１、Ｑ２のソース領域、チャネル領
域、ドレイン領域の作用をなす。この場合、チャネル領
域には、１×１０12〜１×１０13個／ｃｍ2 程度のＮ形
不純物原子（たとえばＰ、ＡS ）が注入され、また、ソ
ース領域及びドレイン領域には、１×１０15〜１×１０
16個／ｃｍ2 程度のＰ形不純物原子（たとえばＢ）が注
入される。第５層配線層（ビット線）ＢＬ、＊ＢＬは、
絶縁層７（図７）を介して形成されたアルミニウム層で
ある。
【０００５】 Ｃ１〜Ｃ１１はコンタクトであり、次の
ごとく作用する。 Ｃ１…トランスファーゲートＱ５と
ビット線ＢＬとを接続する。 Ｃ２…トランスファーゲートＱ６とビット線＊ＢＬとを
接続する。 Ｃ３…ＭＯＳトランジスタＱ３のドレインとＭＯＳトラ
ンジスタＱ４のゲートとを接続する。 Ｃ４…配線層Ｓ２と薄膜トランジスタＱ２のゲートＴＧ
２とを接続する。 Ｃ５…薄膜トランジスタＱ２のゲートＴＧ２と薄膜トラ
ンジスタＱ１のドレイン領域である配線層ＴＢ１とを接
続する。 Ｃ６…トランスファゲートＱ６の不純物領域Ｐ２とＭＯ
ＳトランジスタＱ３のゲートＳ３とを接続する。 Ｃ７…ＭＯＳトランジスタＱ４のドレイン領域Ｐ３とＭ
ＯＳトランジスタＱ３のゲートＳ３とを接続する。 Ｃ８…配線層Ｓ３と薄膜トランジスタＱ１のゲートＴＧ
１とを接続する。 Ｃ９…薄膜トランジスタＱ１のゲートＴＧ１と薄膜トラ
ンジスタＱ２のドレイン領域ＴＢ２とを接続する。 Ｃ１０…ＭＯＳトランジスタＱ４のソース領域Ｐ３及び
接地電位線ＧＮＤとを接続する。 Ｃ１１…ＭＯＳトランジスタＱ３のソース領域Ｐ１と接
地電位線ＧＮＤとを接続する。
ごとく作用する。 Ｃ１…トランスファーゲートＱ５と
ビット線ＢＬとを接続する。 Ｃ２…トランスファーゲートＱ６とビット線＊ＢＬとを
接続する。 Ｃ３…ＭＯＳトランジスタＱ３のドレインとＭＯＳトラ
ンジスタＱ４のゲートとを接続する。 Ｃ４…配線層Ｓ２と薄膜トランジスタＱ２のゲートＴＧ
２とを接続する。 Ｃ５…薄膜トランジスタＱ２のゲートＴＧ２と薄膜トラ
ンジスタＱ１のドレイン領域である配線層ＴＢ１とを接
続する。 Ｃ６…トランスファゲートＱ６の不純物領域Ｐ２とＭＯ
ＳトランジスタＱ３のゲートＳ３とを接続する。 Ｃ７…ＭＯＳトランジスタＱ４のドレイン領域Ｐ３とＭ
ＯＳトランジスタＱ３のゲートＳ３とを接続する。 Ｃ８…配線層Ｓ３と薄膜トランジスタＱ１のゲートＴＧ
１とを接続する。 Ｃ９…薄膜トランジスタＱ１のゲートＴＧ１と薄膜トラ
ンジスタＱ２のドレイン領域ＴＢ２とを接続する。 Ｃ１０…ＭＯＳトランジスタＱ４のソース領域Ｐ３及び
接地電位線ＧＮＤとを接続する。 Ｃ１１…ＭＯＳトランジスタＱ３のソース領域Ｐ１と接
地電位線ＧＮＤとを接続する。
【０００６】次に、図５〜図７のスタティック半導体記
憶装置の読み書きを行うときのメモリセルの動作を説明
する。まず、選択したメモリセルにデータ“１”を書き
込む場合は、各ビット線ＢＬ，＊ＢＬをハイレベル
（“１”）、ローレベル（“０”）とし、これらのレベ
ルがトランスファーゲートＱ５、Ｑ６を介して記憶ノー
ドＮ１、Ｎ２にそれぞれ伝達される。このとき、ノード
Ｎ１に書き込まれるハイレベルはトランスファゲートＱ
５のしきい値電圧ＶTNと基板バイアス効果αによりＶCC
−ＶTN−αとなり、たとえば、ＶCC＝３Ｖのとき、ＶTN
＝０．７Ｖ、α＝０．３Ｖであるので２Ｖ程度である。
このハイレベルは薄膜トランジスタＱ２をオフする方向
に、ＭＯＳトランジスタＱ４をオンする方向に起動す
る。また、ノードＮ２のローレベルは薄膜トランジスタ
Ｑ１をオンする方向に、ＭＯＳトランジスタＱ３をオフ
する方向に起動する。そして、これらのトランジスタと
記憶ノードの容量や抵抗で決定される時定数より十分長
い時間が経過した後、ノードＮ１の電圧はＭＯＳトラン
ジスタＱ４がオンするために、ＶCC−ＶTN−αから電源
電圧レベルＶCCになる。また、データ“０”を書き込む
ときは、ビット線対ＢＬ、＊ＢＬのレベルが逆になり、
メモリセルは上述と逆の動作をする。
憶装置の読み書きを行うときのメモリセルの動作を説明
する。まず、選択したメモリセルにデータ“１”を書き
込む場合は、各ビット線ＢＬ，＊ＢＬをハイレベル
（“１”）、ローレベル（“０”）とし、これらのレベ
ルがトランスファーゲートＱ５、Ｑ６を介して記憶ノー
ドＮ１、Ｎ２にそれぞれ伝達される。このとき、ノード
Ｎ１に書き込まれるハイレベルはトランスファゲートＱ
５のしきい値電圧ＶTNと基板バイアス効果αによりＶCC
−ＶTN−αとなり、たとえば、ＶCC＝３Ｖのとき、ＶTN
＝０．７Ｖ、α＝０．３Ｖであるので２Ｖ程度である。
このハイレベルは薄膜トランジスタＱ２をオフする方向
に、ＭＯＳトランジスタＱ４をオンする方向に起動す
る。また、ノードＮ２のローレベルは薄膜トランジスタ
Ｑ１をオンする方向に、ＭＯＳトランジスタＱ３をオフ
する方向に起動する。そして、これらのトランジスタと
記憶ノードの容量や抵抗で決定される時定数より十分長
い時間が経過した後、ノードＮ１の電圧はＭＯＳトラン
ジスタＱ４がオンするために、ＶCC−ＶTN−αから電源
電圧レベルＶCCになる。また、データ“０”を書き込む
ときは、ビット線対ＢＬ、＊ＢＬのレベルが逆になり、
メモリセルは上述と逆の動作をする。
【０００７】 次に、メモリセルの記憶情報がデータ
“１”、すなわち薄膜トランジスタＱ１、ＭＯＳトラン
ジスタＱ４がオン、薄膜トランジスタＱ２、ＭＯＳトラ
ンジスタＱ３がオフと仮定して読出について説明する。
ビット線対ＢＬ、＊ＢＬはビット線の負荷トランジスタ
（図示せず）により電源電圧ＶCCレベルまで引き上げら
れているために、ワード線ＷＬがハイになり、かつビッ
ト線対ＢＬ、＊ＢＬが選択されると、ノードＮ２のロー
レベルはビット線＊ＢＬの電源電位をＭＯＳトランジス
タＱ６、Ｑ４を介して放電し、ワード線ＷＬが選択され
ている期間だけが下がり続ける。一方、ノードＮ１のハ
イレベルつまりビット線ＢＬはＭＯＳトランジスタＱ３
がオフしているために、ハイレベルのままとなる。すな
わち、ビット線ＢＬとビット線＊ＢＬはそれぞれＶCC、
ＶCC−ＶB （ＶB ：ワード線ＷＬが選択されている期間
に下がった電位）となり、この差電位をセンスアンプ
（図示せず）で増幅して読み出す。以上の読み書きが行
える電源電圧ＶCCの最小の電源電圧を駆動可能電源電圧
限界値と称する。
“１”、すなわち薄膜トランジスタＱ１、ＭＯＳトラン
ジスタＱ４がオン、薄膜トランジスタＱ２、ＭＯＳトラ
ンジスタＱ３がオフと仮定して読出について説明する。
ビット線対ＢＬ、＊ＢＬはビット線の負荷トランジスタ
（図示せず）により電源電圧ＶCCレベルまで引き上げら
れているために、ワード線ＷＬがハイになり、かつビッ
ト線対ＢＬ、＊ＢＬが選択されると、ノードＮ２のロー
レベルはビット線＊ＢＬの電源電位をＭＯＳトランジス
タＱ６、Ｑ４を介して放電し、ワード線ＷＬが選択され
ている期間だけが下がり続ける。一方、ノードＮ１のハ
イレベルつまりビット線ＢＬはＭＯＳトランジスタＱ３
がオフしているために、ハイレベルのままとなる。すな
わち、ビット線ＢＬとビット線＊ＢＬはそれぞれＶCC、
ＶCC−ＶB （ＶB ：ワード線ＷＬが選択されている期間
に下がった電位）となり、この差電位をセンスアンプ
（図示せず）で増幅して読み出す。以上の読み書きが行
える電源電圧ＶCCの最小の電源電圧を駆動可能電源電圧
限界値と称する。
【０００８】しかしながら、スタティック形半導体記憶
装置の微細化に伴い、トランスファゲートトランジスタ
のチャネル幅も小さくなると狭チャネル効果のために、
トランスファゲートトランジスタのしきい値電圧ＶTNは
同一チャネル長で広いチャネル幅を持つトランジスタと
比較すると高くなる傾向にある。従って、上述の通り、
ハイレベルを書き込んだ直後のノードの電位はＶCC−Ｖ
TN−αとなるので、微細化が進んだことによるＶTNの高
くなる傾向は、書き込んだ直後のノードの電位ＶCC−Ｖ
TN−αを電源電圧ＶCCに対して、低くし、この結果、メ
モリセルが安定しなくなる。実際の値として、書き込ん
だ直後のＶCC−ＶTN−αは、ＶTNが０．２Ｖ程度大きく
なるためにＶCC＝３Ｖの場合に１．８Ｖとなる。このよ
うな読み書きの動作において最も大切なことはセルデー
タを破壊しないことであり、そのためには迅速にメモリ
セルを安定な状態にすることである。すなわち、上述し
たようにノードＮ１の書き込み直後の電位ＶCC−ＶTN−
αを迅速にＶCCにすることである。
装置の微細化に伴い、トランスファゲートトランジスタ
のチャネル幅も小さくなると狭チャネル効果のために、
トランスファゲートトランジスタのしきい値電圧ＶTNは
同一チャネル長で広いチャネル幅を持つトランジスタと
比較すると高くなる傾向にある。従って、上述の通り、
ハイレベルを書き込んだ直後のノードの電位はＶCC−Ｖ
TN−αとなるので、微細化が進んだことによるＶTNの高
くなる傾向は、書き込んだ直後のノードの電位ＶCC−Ｖ
TN−αを電源電圧ＶCCに対して、低くし、この結果、メ
モリセルが安定しなくなる。実際の値として、書き込ん
だ直後のＶCC−ＶTN−αは、ＶTNが０．２Ｖ程度大きく
なるためにＶCC＝３Ｖの場合に１．８Ｖとなる。このよ
うな読み書きの動作において最も大切なことはセルデー
タを破壊しないことであり、そのためには迅速にメモリ
セルを安定な状態にすることである。すなわち、上述し
たようにノードＮ１の書き込み直後の電位ＶCC−ＶTN−
αを迅速にＶCCにすることである。
【０００９】次に、データ保持電圧について説明する。
ある動作保証内の電源電圧ＶCCをＶCC1 としてメモリセ
ルにデータが書き込まれた状態で、スタンバイ状態にセ
ットした後、ある時間後に電源電圧ＶCCをＶCC2 に下げ
たままデータを保持する。読み出すときには、電源電圧
ＶCC2 をＶCC1 に上げ、ある時間後にチップ選択状態に
して上述の読み出し動作で読み出す。このような場合の
データの書き込み読み出しが可能である電圧ＶCC2 の下
限の値をデータ保持電圧と称する。このデータ保持電圧
ＶCC2 は、一般に、ハイレベルのノードＮ１の電位に何
らかの電荷の供給がなければ、拡散層のノードリーク電
流ＬＮ及びトランジスタＱ３のサブスレッショールドリ
ーク電流ＬＳにより、最終的には接地電位ＧＮＤレベル
まで達し、データを正しく保持できない。そのため、薄
膜トランジスタＱ１により電荷を供給してやる必要があ
る。ＶCC＝ＶCC2 のときの薄膜トランジスタＱ１のオン
電流ＩＯＮＶCC2 とリーク電流ＬＮ、ＬＳとは次の関係
にあれば、ノードＮ１のハイ電位を保持することができ
る。 ＩＯＮＶCC2 ＞＞ＬＮ＋ＬＳ つまり、ＩＯＮＶCC2 はＬＮ＋ＬＳより大きいほど良
く、従って、データ保持を安定して行え、データ保持電
圧ＶCC2 を低くすることができる。実際の値として、Ｉ
ＯＮＶCC2 は１×１０-9Ａ程度、ＬＮは１×１０-13Ａ
程度、ＬＳは１×１０-15Ａ程度で、ＶCC2 は１．８Ｖ
程度である。
ある動作保証内の電源電圧ＶCCをＶCC1 としてメモリセ
ルにデータが書き込まれた状態で、スタンバイ状態にセ
ットした後、ある時間後に電源電圧ＶCCをＶCC2 に下げ
たままデータを保持する。読み出すときには、電源電圧
ＶCC2 をＶCC1 に上げ、ある時間後にチップ選択状態に
して上述の読み出し動作で読み出す。このような場合の
データの書き込み読み出しが可能である電圧ＶCC2 の下
限の値をデータ保持電圧と称する。このデータ保持電圧
ＶCC2 は、一般に、ハイレベルのノードＮ１の電位に何
らかの電荷の供給がなければ、拡散層のノードリーク電
流ＬＮ及びトランジスタＱ３のサブスレッショールドリ
ーク電流ＬＳにより、最終的には接地電位ＧＮＤレベル
まで達し、データを正しく保持できない。そのため、薄
膜トランジスタＱ１により電荷を供給してやる必要があ
る。ＶCC＝ＶCC2 のときの薄膜トランジスタＱ１のオン
電流ＩＯＮＶCC2 とリーク電流ＬＮ、ＬＳとは次の関係
にあれば、ノードＮ１のハイ電位を保持することができ
る。 ＩＯＮＶCC2 ＞＞ＬＮ＋ＬＳ つまり、ＩＯＮＶCC2 はＬＮ＋ＬＳより大きいほど良
く、従って、データ保持を安定して行え、データ保持電
圧ＶCC2 を低くすることができる。実際の値として、Ｉ
ＯＮＶCC2 は１×１０-9Ａ程度、ＬＮは１×１０-13Ａ
程度、ＬＳは１×１０-15Ａ程度で、ＶCC2 は１．８Ｖ
程度である。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来のメモリセルは、面積を縮小させるため多層配線構
造を採用し、薄膜トランジスタの上層には絶縁層７を介
してアルミニウムのビット線ＢＬ、＊ＢＬが配線されて
いる。しかもまた、上述した書き込み時、スタンバイ時
（データ保持時）において、ハイレベルとなるノードに
接続されている薄膜トランジスタのチャネル領域上のア
ルミニウムのビット線ＢＬ、＊ＢＬはＶCCレベルであ
り、このため、薄膜トランジスタのしきい値電圧は、ビ
ット線の影響がないときに比べて０．２Ｖ程度高くな
る。この結果、書き込み時においては、ハイレベルとな
るノードのＶCC−ＶTN−αがＶCCになるまで、すなわち
セルが安定するまでの時間が増大し、正しく書き込みが
できる駆動可能電源電圧が高くなるという課題がある。
また、データ保持時においては、電流ＩＯＮＶCC2 が減
少し、上述のデータ保持電圧ＶCC2 が上昇するという課
題がある。つまり、図５〜図７に示す従来の構造のメモ
リセルには駆動可能電源電圧値及びデータ保持電圧が
０．３Ｖ程度悪化するという課題があった。また、ビッ
ト線による電場の薄膜トランジスタのチャネル領域への
影響を小さくするために、シールド電極によりチャネル
領域を保護するものがある（参照：特開平４−２９９５
６８号公報）。しかしながら、この場合は、このシール
ド電極は接地電位層と別個の層で形成されているので、
製造工程数が増大して製造コストが高いという課題があ
った。従って、本発明の目的は、製造コストを高くする
ことなく、スタティック形メモリセルの駆動可能電源電
圧及びデータ保持電圧を低くすることにある。
従来のメモリセルは、面積を縮小させるため多層配線構
造を採用し、薄膜トランジスタの上層には絶縁層７を介
してアルミニウムのビット線ＢＬ、＊ＢＬが配線されて
いる。しかもまた、上述した書き込み時、スタンバイ時
（データ保持時）において、ハイレベルとなるノードに
接続されている薄膜トランジスタのチャネル領域上のア
ルミニウムのビット線ＢＬ、＊ＢＬはＶCCレベルであ
り、このため、薄膜トランジスタのしきい値電圧は、ビ
ット線の影響がないときに比べて０．２Ｖ程度高くな
る。この結果、書き込み時においては、ハイレベルとな
るノードのＶCC−ＶTN−αがＶCCになるまで、すなわち
セルが安定するまでの時間が増大し、正しく書き込みが
できる駆動可能電源電圧が高くなるという課題がある。
また、データ保持時においては、電流ＩＯＮＶCC2 が減
少し、上述のデータ保持電圧ＶCC2 が上昇するという課
題がある。つまり、図５〜図７に示す従来の構造のメモ
リセルには駆動可能電源電圧値及びデータ保持電圧が
０．３Ｖ程度悪化するという課題があった。また、ビッ
ト線による電場の薄膜トランジスタのチャネル領域への
影響を小さくするために、シールド電極によりチャネル
領域を保護するものがある（参照：特開平４−２９９５
６８号公報）。しかしながら、この場合は、このシール
ド電極は接地電位層と別個の層で形成されているので、
製造工程数が増大して製造コストが高いという課題があ
った。従って、本発明の目的は、製造コストを高くする
ことなく、スタティック形メモリセルの駆動可能電源電
圧及びデータ保持電圧を低くすることにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、負荷用トランジスタと駆動用トランジス
タとからなるメモリセルを有するスタティック形半導体
記憶装置において、メモリセル以外の導電層からの電場
の影響を防ぐ基準電位層と前記駆動用トランジスタの基
準電位層とを同一の層で構成する。
めに本発明は、負荷用トランジスタと駆動用トランジス
タとからなるメモリセルを有するスタティック形半導体
記憶装置において、メモリセル以外の導電層からの電場
の影響を防ぐ基準電位層と前記駆動用トランジスタの基
準電位層とを同一の層で構成する。
【００１２】
【作用】上述の手段によれば、メモリセル外の導電体た
とえばビット線によるメモリセル内の電場の影響がなく
なる。
とえばビット線によるメモリセル内の電場の影響がなく
なる。
【００１３】
【実施例】図１は本発明に係るスタティック形半導体記
憶装置の第１の実施例を示す平面図、図２は図１のＢ−
Ｂ線断面図である。図１、図２においては、薄膜トラン
ジスタＱ１、Ｑ２のゲート電極としての多結晶シリコン
層ＴＧ１、ＴＧ２を第２層配線層とし、薄膜トランジス
タＱ１、Ｑ２のソース領域、チャネル領域、ドレイン領
域としての多結晶シリコン層ＴＢ１、ＴＢ２を第３層配
線層とし、接地電位層ＧＮＤを第４層配線層とした点が
図６、図７に示す従来のスタティック形メモリセルと異
なる。すなわち、薄膜トランジスタＱ１、Ｑ２のチャネ
ル領域はゲート電極として多結晶シリコン層ＴＧ１、Ｔ
Ｇ２と接地電位層ＧＮＤとによって狭まれている。
憶装置の第１の実施例を示す平面図、図２は図１のＢ−
Ｂ線断面図である。図１、図２においては、薄膜トラン
ジスタＱ１、Ｑ２のゲート電極としての多結晶シリコン
層ＴＧ１、ＴＧ２を第２層配線層とし、薄膜トランジス
タＱ１、Ｑ２のソース領域、チャネル領域、ドレイン領
域としての多結晶シリコン層ＴＢ１、ＴＢ２を第３層配
線層とし、接地電位層ＧＮＤを第４層配線層とした点が
図６、図７に示す従来のスタティック形メモリセルと異
なる。すなわち、薄膜トランジスタＱ１、Ｑ２のチャネ
ル領域はゲート電極として多結晶シリコン層ＴＧ１、Ｔ
Ｇ２と接地電位層ＧＮＤとによって狭まれている。
【００１４】このように、薄膜トランジスタＱ１、Ｑ２
のチャネル領域に対して接地電位層ＧＮＤが配置される
場合、接地電位層ＧＮＤは接地電位レベルにあるため薄
膜トランジスタＱ１、Ｑ２のチャネル領域への電界の影
響を低減することができる。さらに、接地電位層ＧＮＤ
はアルミニウム配線ＢＬとチャネル領域としての多結晶
シリコン層ＴＢ１との間にあり、多結晶シリコン層ＴＢ
１を挟んでゲート電極ＴＧ１の対局にあることから、従
来の図６、図７で説明した書き込み時、スタンバイ時
（データ保持時）におけるＶCCレベルのビット線ＢＬ、
＊ＢＬの薄膜トランジスタのチャネル領域への電界効果
を直接遮断できる。従って、薄膜トランジスタのチャネ
ル領域への他の電界からの影響は低減し、ＶCC−ＶTN−
αが０．３Ｖ程度大きくなるため、書込み時のメモリセ
ルが安定するまでの時間を減少できる。また、データ保
持時の電流ＩＯＮＶCC2 を１０倍程度増加させることが
できるのでメモリセルは安定する。なお、この場合の回
路動作は、上述の従来例と同様であるので説明は省略す
る。
のチャネル領域に対して接地電位層ＧＮＤが配置される
場合、接地電位層ＧＮＤは接地電位レベルにあるため薄
膜トランジスタＱ１、Ｑ２のチャネル領域への電界の影
響を低減することができる。さらに、接地電位層ＧＮＤ
はアルミニウム配線ＢＬとチャネル領域としての多結晶
シリコン層ＴＢ１との間にあり、多結晶シリコン層ＴＢ
１を挟んでゲート電極ＴＧ１の対局にあることから、従
来の図６、図７で説明した書き込み時、スタンバイ時
（データ保持時）におけるＶCCレベルのビット線ＢＬ、
＊ＢＬの薄膜トランジスタのチャネル領域への電界効果
を直接遮断できる。従って、薄膜トランジスタのチャネ
ル領域への他の電界からの影響は低減し、ＶCC−ＶTN−
αが０．３Ｖ程度大きくなるため、書込み時のメモリセ
ルが安定するまでの時間を減少できる。また、データ保
持時の電流ＩＯＮＶCC2 を１０倍程度増加させることが
できるのでメモリセルは安定する。なお、この場合の回
路動作は、上述の従来例と同様であるので説明は省略す
る。
【００１５】図３は本発明に係るスタティック形半導体
記憶装置の第２の実施例を示す平面図、図４は図３のＣ
−Ｃ線断面図である。図３、図４においては、薄膜トラ
ンジスタＱ１、Ｑ２のソース領域、チャネル領域、ドレ
イン領域としての多結晶シリコン層ＴＢ１、ＴＢ２を第
３層配線層とし、薄膜トランジスタＱ１、Ｑ２のゲート
電極としての多結晶シリコン層ＴＧ１、ＴＧ２を、第４
層配線層とした点が図６、図７に示す従来のスタティッ
ク形メモリセルと異なる。すなわち、この場合にも、薄
膜トランジスタＱ１、Ｑ２のチャネル領域はゲート電極
として多結晶シリコン層ＴＧ１、ＴＧ２と接地電位層Ｇ
ＮＤとによって狭まれている。
記憶装置の第２の実施例を示す平面図、図４は図３のＣ
−Ｃ線断面図である。図３、図４においては、薄膜トラ
ンジスタＱ１、Ｑ２のソース領域、チャネル領域、ドレ
イン領域としての多結晶シリコン層ＴＢ１、ＴＢ２を第
３層配線層とし、薄膜トランジスタＱ１、Ｑ２のゲート
電極としての多結晶シリコン層ＴＧ１、ＴＧ２を、第４
層配線層とした点が図６、図７に示す従来のスタティッ
ク形メモリセルと異なる。すなわち、この場合にも、薄
膜トランジスタＱ１、Ｑ２のチャネル領域はゲート電極
として多結晶シリコン層ＴＧ１、ＴＧ２と接地電位層Ｇ
ＮＤとによって狭まれている。
【００１６】このようにして、第２の実施例において
も、第１の実施例と同様に、書き込み時のメモリセルが
安定するまでの時間を減少でき、また、データ保持時の
電流を１０倍程度増加させることができるのでメモリセ
ルは安定する。
も、第１の実施例と同様に、書き込み時のメモリセルが
安定するまでの時間を減少でき、また、データ保持時の
電流を１０倍程度増加させることができるのでメモリセ
ルは安定する。
【００１７】
【発明の効果】以上説明したように本発明によれば、メ
モリセル以外の導電層からの電場の影響を防ぐ基準電位
層と駆動用トランジスタの基準電位層とを同一の層で構
成したので、製造コストを上昇させることなく、メモリ
セルのビット線等のメモリセルに影響を与えるメモリセ
ル内外の電場を低減させ、これにより、メモリセルをよ
り安定にすることができ、逆に、データを反転し易くし
て、最小駆動可能電源電圧値を及びデータ保持電圧値を
改善できる。
モリセル以外の導電層からの電場の影響を防ぐ基準電位
層と駆動用トランジスタの基準電位層とを同一の層で構
成したので、製造コストを上昇させることなく、メモリ
セルのビット線等のメモリセルに影響を与えるメモリセ
ル内外の電場を低減させ、これにより、メモリセルをよ
り安定にすることができ、逆に、データを反転し易くし
て、最小駆動可能電源電圧値を及びデータ保持電圧値を
改善できる。
【図１】本発明に係るスタティック形半導体記憶装置の
第１の実施例を示す平面図である。
第１の実施例を示す平面図である。
【図２】図１のＢ−Ｂ線断面図である。
【図３】本発明に係るスタティック形半導体記憶装置の
第２の実施例を示す平面図である。
第２の実施例を示す平面図である。
【図４】図３のＣ−Ｃ線断面図である。
【図５】従来のスタティック形メモリセルを示す回路図
である。
である。
【図６】図５のスタティック形メモリセルの平面図であ
る。
る。
【図７】図６のＡ−Ａ線断面図である。
１…半導体基板 ２…フィールド酸化膜 ３…ゲート酸化膜 ４〜７…絶縁層 Ｐ１、Ｐ２…Ｎ+ 形不純物領域 Ｓ１、Ｓ２、Ｓ３…ＭＯＳのゲート電極 ＧＮＤ…接地電位層 ＴＧ１、ＴＧ２…ＴＦＴのゲート電極 ＴＢ１、ＴＢ２…ＴＦＴのソース、チャネル、ドレイン
領域 ＢＬ…ビット線 Ｃ１〜Ｃ１１…コンタクト
領域 ＢＬ…ビット線 Ｃ１〜Ｃ１１…コンタクト
Claims (2)
- 【請求項１】 負荷用トランジスタと駆動用トランジス
タとからなるメモリセルを有するスタティック形半導体
記憶装置において、前記メモリセル以外の導電層からの
電場の影響を防ぐ基準電位層と前記駆動用トランジスタ
の基準電位層とを同一の層で構成したことを特徴とする
スタティック形半導体記憶装置。 - 【請求項２】 前記基準電位層を、前記負荷用トランジ
スタのチャンネル領域を挟み前記負荷用トランジスタの
ゲートがある側とは反対側に設けることを特徴とする請
求項１に記載のスタティック形半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222218A JP2682393B2 (ja) | 1993-08-13 | 1993-08-13 | スタティック形半導体記憶装置 |
| US08/288,276 US5491654A (en) | 1993-08-13 | 1994-08-08 | Static random access memory device having thin film transistor loads |
| KR1019940019881A KR0158003B1 (ko) | 1993-08-13 | 1994-08-12 | 박막 트랜지스터 부하를 갖는 정적 랜덤 액세스 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222218A JP2682393B2 (ja) | 1993-08-13 | 1993-08-13 | スタティック形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774270A JPH0774270A (ja) | 1995-03-17 |
| JP2682393B2 true JP2682393B2 (ja) | 1997-11-26 |
Family
ID=16778982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222218A Expired - Lifetime JP2682393B2 (ja) | 1993-08-13 | 1993-08-13 | スタティック形半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5491654A (ja) |
| JP (1) | JP2682393B2 (ja) |
| KR (1) | KR0158003B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
| WO1997036330A1 (en) * | 1996-03-28 | 1997-10-02 | Intel Corporation | Memory cell design with vertically stacked crossovers |
| US5830375A (en) * | 1996-06-10 | 1998-11-03 | Taiwan Semiconductor Manufacturing Company Ltd. | Automated method for monitoring and controlling the orthophosphoric acid etch rate of silicon nitride insulator layers |
| KR100230740B1 (ko) | 1996-06-29 | 1999-11-15 | 김영환 | 에스램 및 그의 제조방법 |
| JPH1126604A (ja) | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214565A (ja) * | 1989-04-10 | 1990-01-18 | Seiko Epson Corp | ランダム・アクセス・メモリ |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| DE69229014T2 (de) * | 1991-03-01 | 1999-08-26 | Fujitsu Ltd | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
| JPH04299568A (ja) * | 1991-03-27 | 1992-10-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
| JP2914010B2 (ja) * | 1991-06-06 | 1999-06-28 | 日本電気株式会社 | 半導体記憶装置 |
-
1993
- 1993-08-13 JP JP5222218A patent/JP2682393B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-08 US US08/288,276 patent/US5491654A/en not_active Expired - Fee Related
- 1994-08-12 KR KR1019940019881A patent/KR0158003B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774270A (ja) | 1995-03-17 |
| US5491654A (en) | 1996-02-13 |
| KR950007127A (ko) | 1995-03-21 |
| KR0158003B1 (ko) | 1998-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3085455B2 (ja) | スタティックｒａｍ | |
| US7589993B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| JP3467416B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3560480B2 (ja) | スタティック・ランダム・アクセスメモリ | |
| US6064590A (en) | Non-volatile static random access memory device | |
| US5336914A (en) | Static semiconductor memory device | |
| US6801449B2 (en) | Semiconductor memory device | |
| JP3039245B2 (ja) | 半導体メモリ装置 | |
| JPH06291282A (ja) | 半導体メモリセル | |
| JP2682393B2 (ja) | スタティック形半導体記憶装置 | |
| JP3551468B2 (ja) | Ｓｒａｍメモリセルの動作方法 | |
| JPS6325714B2 (ja) | ||
| US5404326A (en) | Static random access memory cell structure having a thin film transistor load | |
| US6549451B2 (en) | Memory cell having reduced leakage current | |
| US5267192A (en) | Semiconductor memory device | |
| JP2976903B2 (ja) | 半導体記憶装置 | |
| JPH06104405A (ja) | スタティック型メモリ | |
| US5535155A (en) | SRAM cell having load thin film transistors | |
| JP2557553B2 (ja) | スタティック型半導体メモリ | |
| JPS59130462A (ja) | 相補型ｍｏｓ半導体メモリ | |
| US5886921A (en) | Static random access memory cell having graded channel metal oxide semiconductor transistors and method of operation | |
| KR0179818B1 (ko) | 에스램 | |
| EP0496360A2 (en) | Semiconductor memory cell | |
| US5646895A (en) | Semiconductor memory device with bit line potential compensation circuits | |
| JP2678091B2 (ja) | 半導体装置 |