JP2914010B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に負荷素子がＰチャネル型のＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒ）からなるＭＯＳスタティ
ック型の半導体記憶装置に関する。
特に負荷素子がＰチャネル型のＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒ）からなるＭＯＳスタティ
ック型の半導体記憶装置に関する。
【０００２】
【従来の技術】ＭＯＳスタティック型の半導体記憶装置
（以下ＳＲＡＭとする）のメモリセルには、高負荷抵抗
型のメモリセルとＣＭＯＳ型のメモリセルとがある。高
負荷抵抗型のメモリセルは、一対の高負荷抵抗素子と、
ＮチャネルＭＯＳトランジスタからなる一対のドライバ
トランジスタと、ＮチャネルＭＯＳトランジスタからな
る一対のアクセストランジスタとから構成される。高負
荷抵抗素子の各々の一端は電源配線に接続され、それら
高負荷抵抗素子の他端はそれぞれドライバトランジスタ
に接続され、それらドライバトランジスタの各々のソー
ス領域は接地配線に接続される。一対のドライバトラン
ジスタは、フリップ・フロップ結合される。上記の一対
のアクセストランジスタのソース領域はそれらドライバ
トランジスタのドレイン領域にそれぞれ接続され、それ
らアクセストランジスタのゲート電極にワード線が接続
され、一対のデジット線がそれらアクセストランジスタ
のドレイン領域にそれぞれ接続される。
（以下ＳＲＡＭとする）のメモリセルには、高負荷抵抗
型のメモリセルとＣＭＯＳ型のメモリセルとがある。高
負荷抵抗型のメモリセルは、一対の高負荷抵抗素子と、
ＮチャネルＭＯＳトランジスタからなる一対のドライバ
トランジスタと、ＮチャネルＭＯＳトランジスタからな
る一対のアクセストランジスタとから構成される。高負
荷抵抗素子の各々の一端は電源配線に接続され、それら
高負荷抵抗素子の他端はそれぞれドライバトランジスタ
に接続され、それらドライバトランジスタの各々のソー
ス領域は接地配線に接続される。一対のドライバトラン
ジスタは、フリップ・フロップ結合される。上記の一対
のアクセストランジスタのソース領域はそれらドライバ
トランジスタのドレイン領域にそれぞれ接続され、それ
らアクセストランジスタのゲート電極にワード線が接続
され、一対のデジット線がそれらアクセストランジスタ
のドレイン領域にそれぞれ接続される。
【０００３】ＣＭＯＳ型のメモリセルは、ＰチャネルＭ
ＯＳトランジスタからなる一対のロードトランジスタ
と、ＮチャネルＭＯＳトランジスタからなる一対のドラ
イバトランジスタと、ＮチャネルＭＯＳトランジスタか
らなる一対のアクセストランジスタとから構成される。
これら２つのロードトランジスタとこれら２つのドライ
バトランジスタとから構成された一対のＣＭＯＳインバ
ータがフリップ・フロップ結合する。このＣＭＯＳイン
バータは、ロードトランジスタのドレイン領域とドライ
バトランジスタのドレイン領域とが接続し、ロードトラ
ンジスタのゲート電極とドライバトランジスタのゲート
電極とが接続し、ロードトランジスタのソース領域が電
源配線に接続し、ドライバトランジスタのソース領域が
接地配線に接続する。それぞれのアクセストランジスタ
のソース領域，ドレイン領域，およびゲート電極の接続
関係は、上記高負荷抵抗型のメモリセルと同じである。
ＯＳトランジスタからなる一対のロードトランジスタ
と、ＮチャネルＭＯＳトランジスタからなる一対のドラ
イバトランジスタと、ＮチャネルＭＯＳトランジスタか
らなる一対のアクセストランジスタとから構成される。
これら２つのロードトランジスタとこれら２つのドライ
バトランジスタとから構成された一対のＣＭＯＳインバ
ータがフリップ・フロップ結合する。このＣＭＯＳイン
バータは、ロードトランジスタのドレイン領域とドライ
バトランジスタのドレイン領域とが接続し、ロードトラ
ンジスタのゲート電極とドライバトランジスタのゲート
電極とが接続し、ロードトランジスタのソース領域が電
源配線に接続し、ドライバトランジスタのソース領域が
接地配線に接続する。それぞれのアクセストランジスタ
のソース領域，ドレイン領域，およびゲート電極の接続
関係は、上記高負荷抵抗型のメモリセルと同じである。
【０００４】高負荷抵抗型のメモリセルにおいて高抵抗
負荷素子として多結晶シリコン膜を用いる場合、この高
抵抗負荷素子は絶縁膜を介してドライバトランジスタ等
の上部に設けられることと、ＣＭＯＳ型のメモリセルに
較べて接続点の数が少ないこととから、メモリセルの面
積はＣＭＯＳ型のメモリセルの面積より小さくなる。す
なわち、高負荷抵抗型のメモリセルは、メモリセルの面
積（セルサイズ）の縮小に有利である。一方、ＣＭＯＳ
型のメモリセルは、高負荷抵抗型のメモリセルに較べ
て、ＯＮ電流に対するＯＦＦ電流の値が小さくなるとい
う利点がある。すなわち、スタンバイ電流は、ＣＭＯＳ
型のメモリセルの方が少なくなる。近年、ＳＲＡＭは電
子手帳やゲーム機器等のバックアップメモリとして注目
されている。バックアップ電源としては電池が使用さ
れ、これらのメモリは１．５〜３Ｖの低電圧電源で使用
され、スタンバイ電流が少ないことが重要となる。ＣＭ
ＯＳ型のメモリセルの面積を縮小する目的から、ロード
トランジスタ用のＰチャネルＭＯＳトランジスタとして
ＴＦＴ（以下、このようなメモリセルをＴＦＴ型のメモ
リセルと呼ぶ）が採用されつつある。
負荷素子として多結晶シリコン膜を用いる場合、この高
抵抗負荷素子は絶縁膜を介してドライバトランジスタ等
の上部に設けられることと、ＣＭＯＳ型のメモリセルに
較べて接続点の数が少ないこととから、メモリセルの面
積はＣＭＯＳ型のメモリセルの面積より小さくなる。す
なわち、高負荷抵抗型のメモリセルは、メモリセルの面
積（セルサイズ）の縮小に有利である。一方、ＣＭＯＳ
型のメモリセルは、高負荷抵抗型のメモリセルに較べ
て、ＯＮ電流に対するＯＦＦ電流の値が小さくなるとい
う利点がある。すなわち、スタンバイ電流は、ＣＭＯＳ
型のメモリセルの方が少なくなる。近年、ＳＲＡＭは電
子手帳やゲーム機器等のバックアップメモリとして注目
されている。バックアップ電源としては電池が使用さ
れ、これらのメモリは１．５〜３Ｖの低電圧電源で使用
され、スタンバイ電流が少ないことが重要となる。ＣＭ
ＯＳ型のメモリセルの面積を縮小する目的から、ロード
トランジスタ用のＰチャネルＭＯＳトランジスタとして
ＴＦＴ（以下、このようなメモリセルをＴＦＴ型のメモ
リセルと呼ぶ）が採用されつつある。
【０００５】ＴＦＴ型のメモリセルを有するＳＲＡＭで
は、１つのメモリセルに接続する電源配線，接地配線，
ワード線，および一対のデジット線の形成と、１つのメ
モリセルを構成素子である４つのＮチャネルＭＯＳトラ
ンジスタ，および２つのＰチャネル型のＴＦＴの形成
と、これらトランジスタ間の相互接続と、これらトラン
ジスタとこれら配線との間の接続とが、複数層の導電体
膜等によりなされている。それぞれの配線および構成素
子の構成，およびそれぞれの接続等を何により行なうか
の選択肢は多数あるが、一般的な構成は、以下のように
なっている。
は、１つのメモリセルに接続する電源配線，接地配線，
ワード線，および一対のデジット線の形成と、１つのメ
モリセルを構成素子である４つのＮチャネルＭＯＳトラ
ンジスタ，および２つのＰチャネル型のＴＦＴの形成
と、これらトランジスタ間の相互接続と、これらトラン
ジスタとこれら配線との間の接続とが、複数層の導電体
膜等によりなされている。それぞれの配線および構成素
子の構成，およびそれぞれの接続等を何により行なうか
の選択肢は多数あるが、一般的な構成は、以下のように
なっている。
【０００６】これらのＮチャネルＭＯＳトランジスタは
それぞれシリコン基板の表面に形成され、これらトラン
ジスタのそれぞれのゲート電極，およびワード線は第１
層の導電体膜で形成される。接地配線はドライバトラン
ジスタのソース領域と接続するため、および同一のメモ
リセル内での上記ゲート電極，およびワード線との交
差，並びにＴＦＴとこれらのＮチャネルＭＯＳトランジ
スタとの間の接続配線との交差を避けるため、第２層の
導電体膜で形成される。第３層および第４層の導電体膜
によりＴＦＴが形成される。これら第１層，および第２
層の導電体膜は、それぞれＮ+ 型の多結晶シリコン膜，
あるいは高融点金属膜，あるいはシリサイド膜，あるい
はポリサイド膜である。第３層，および第４層の導電体
膜の一方により、ＴＦＴのゲート電極が形成される。こ
の導電体膜は、Ｐ+ 型の多結晶シリコン膜，あるいはＮ
+ 型の多結晶シリコン膜，あるいは高融点金属膜，ある
いはシリサイド膜，あるいはポリサイド膜である。第３
層，および第４層の導電体膜の他方により、ＴＦＴのソ
ース領域を兼ねた電源配線，ドレイン領域，およびチャ
ネル領域が形成される。この導電体膜は多結晶シリコン
膜からなり、チャネル領域以外はＰ+ 型の多結晶シリコ
ン膜となっている。上記第１層，第２層，第３層，およ
び第４層の導電体膜は、アルミニウムより高融点の材料
からなる。デジット線はアルミニウム膜により形成され
る。
それぞれシリコン基板の表面に形成され、これらトラン
ジスタのそれぞれのゲート電極，およびワード線は第１
層の導電体膜で形成される。接地配線はドライバトラン
ジスタのソース領域と接続するため、および同一のメモ
リセル内での上記ゲート電極，およびワード線との交
差，並びにＴＦＴとこれらのＮチャネルＭＯＳトランジ
スタとの間の接続配線との交差を避けるため、第２層の
導電体膜で形成される。第３層および第４層の導電体膜
によりＴＦＴが形成される。これら第１層，および第２
層の導電体膜は、それぞれＮ+ 型の多結晶シリコン膜，
あるいは高融点金属膜，あるいはシリサイド膜，あるい
はポリサイド膜である。第３層，および第４層の導電体
膜の一方により、ＴＦＴのゲート電極が形成される。こ
の導電体膜は、Ｐ+ 型の多結晶シリコン膜，あるいはＮ
+ 型の多結晶シリコン膜，あるいは高融点金属膜，ある
いはシリサイド膜，あるいはポリサイド膜である。第３
層，および第４層の導電体膜の他方により、ＴＦＴのソ
ース領域を兼ねた電源配線，ドレイン領域，およびチャ
ネル領域が形成される。この導電体膜は多結晶シリコン
膜からなり、チャネル領域以外はＰ+ 型の多結晶シリコ
ン膜となっている。上記第１層，第２層，第３層，およ
び第４層の導電体膜は、アルミニウムより高融点の材料
からなる。デジット線はアルミニウム膜により形成され
る。
【０００７】デジット線がアルミニウム膜により形成さ
れるのは、以下の理由による。一般に、上記４種類の配
線に流れる電流値は接地配線が最大であり、次にデジッ
ト線，電源配線となり、ワード線にはほとんど流れな
い。デジット線は信号線であり、センス・アンプにより
この信号を検出するため、デジット線は特に低抵抗であ
ることが要求される。このため、デジット線はアルミニ
ウム膜等の低抵抗の材料で形成されるのが一般的であ
る。
れるのは、以下の理由による。一般に、上記４種類の配
線に流れる電流値は接地配線が最大であり、次にデジッ
ト線，電源配線となり、ワード線にはほとんど流れな
い。デジット線は信号線であり、センス・アンプにより
この信号を検出するため、デジット線は特に低抵抗であ
ることが要求される。このため、デジット線はアルミニ
ウム膜等の低抵抗の材料で形成されるのが一般的であ
る。
【０００８】接地配線がアルミニウム膜により形成され
ないのは、以下の理由による。デジット線は、一定方向
に概略平行に高密度で設けられており、上記の一対のデ
ジット線の間隔はセルサイズを規定する一因となる。例
えば接地配線をアルミニウム膜で構成すると、この一対
のデジット線の間隔を広げることになり、セルサイズが
大きくなり、半導体装置の微細化の動向と対立すること
になる。
ないのは、以下の理由による。デジット線は、一定方向
に概略平行に高密度で設けられており、上記の一対のデ
ジット線の間隔はセルサイズを規定する一因となる。例
えば接地配線をアルミニウム膜で構成すると、この一対
のデジット線の間隔を広げることになり、セルサイズが
大きくなり、半導体装置の微細化の動向と対立すること
になる。
【０００９】上述した構造のＴＦＴ型のメモリセルを有
するＳＲＡＭは、例えば特開平１−２０２８５８号公報
に記載されている。ＳＲＡＭの（ｍ，ｎ）ビットのメモ
リセルの等価回路図である図７を参照すると、上記公報
記載のＳＲＡＭのメモリセルの回路構成は、以下のよに
なる。（ｍ，ｎ）ビットのメモリセルは、ＮチャネルＭ
ＯＳトランジスタからなる第１のアクセストランジスタ
（Ａ１２），第２のアクセストランジスタ（Ａ２２）
と、ＮチャネルＭＯＳトランジスタからなる第１のドラ
イバトランジスタ（Ｄ１２），第２のドライバトランジ
スタ（Ｄ２２）と、ロードトランジスタであるＰチャネ
ル型の第１のＴＦＴ（ＴＦＴ１２），第２のＴＦＴ（Ｔ
ＦＴ２２）と、第ｍ列の第１のデジット線（ＤＬｍ１
２），第２のデジット線（ＤＬｍ２２）と、第ｎ行のワ
ード線（ＷＬｎ２）と、電源配線（Ｖｃｃ２）と、接地
配線（ＧＮＤ２）とから構成される。ＷＬｎ２はＡ１
２，Ａ２２のそれぞれのゲート電極に接続され、ＤＬｍ
１２，ＤＬｍ２２はそれぞれＡ１２，Ａ２２のドレイン
領域に接続される。ＴＦＴ１２とＤ１２とにより第１の
ＣＭＯＳインバータが構成され、ＴＦＴ２２とＤ２２と
により第２のＣＭＯＳインバータが構成され、第１のＣ
ＭＯＳインバータと第２のＣＭＯＳインバータとがフリ
ップ・フロップ結合をなしている。Ｖｃｃ２はＴＦＴ１
２，ＴＦＴ２２のそれぞれのソース領域に接続され、Ｇ
ＮＤ２はＤ１２，Ｄ２２のそれぞれのソース領域に接続
される。Ａ１２のソース領域はＤ１２のドレイン領域に
接続され、Ａ２２のソース領域はＤ２２のドレイン領域
に接続される。ＴＦＴ１２のドレイン領域とＤ１２のド
レイン領域との間，およびＴＦＴ２２のドレイン領域と
Ｄ２２のドレイン領域との間には、それぞれＰ−Ｎ接合
によるダイオードが形成される。
するＳＲＡＭは、例えば特開平１−２０２８５８号公報
に記載されている。ＳＲＡＭの（ｍ，ｎ）ビットのメモ
リセルの等価回路図である図７を参照すると、上記公報
記載のＳＲＡＭのメモリセルの回路構成は、以下のよに
なる。（ｍ，ｎ）ビットのメモリセルは、ＮチャネルＭ
ＯＳトランジスタからなる第１のアクセストランジスタ
（Ａ１２），第２のアクセストランジスタ（Ａ２２）
と、ＮチャネルＭＯＳトランジスタからなる第１のドラ
イバトランジスタ（Ｄ１２），第２のドライバトランジ
スタ（Ｄ２２）と、ロードトランジスタであるＰチャネ
ル型の第１のＴＦＴ（ＴＦＴ１２），第２のＴＦＴ（Ｔ
ＦＴ２２）と、第ｍ列の第１のデジット線（ＤＬｍ１
２），第２のデジット線（ＤＬｍ２２）と、第ｎ行のワ
ード線（ＷＬｎ２）と、電源配線（Ｖｃｃ２）と、接地
配線（ＧＮＤ２）とから構成される。ＷＬｎ２はＡ１
２，Ａ２２のそれぞれのゲート電極に接続され、ＤＬｍ
１２，ＤＬｍ２２はそれぞれＡ１２，Ａ２２のドレイン
領域に接続される。ＴＦＴ１２とＤ１２とにより第１の
ＣＭＯＳインバータが構成され、ＴＦＴ２２とＤ２２と
により第２のＣＭＯＳインバータが構成され、第１のＣ
ＭＯＳインバータと第２のＣＭＯＳインバータとがフリ
ップ・フロップ結合をなしている。Ｖｃｃ２はＴＦＴ１
２，ＴＦＴ２２のそれぞれのソース領域に接続され、Ｇ
ＮＤ２はＤ１２，Ｄ２２のそれぞれのソース領域に接続
される。Ａ１２のソース領域はＤ１２のドレイン領域に
接続され、Ａ２２のソース領域はＤ２２のドレイン領域
に接続される。ＴＦＴ１２のドレイン領域とＤ１２のド
レイン領域との間，およびＴＦＴ２２のドレイン領域と
Ｄ２２のドレイン領域との間には、それぞれＰ−Ｎ接合
によるダイオードが形成される。
【００１０】ＳＲＡＭの（ｍ，ｎ）ビットのメモリセル
を説明するための略平面図である図８を参照すると、上
記公報記載のＳＲＡＭのメモリセルのデバイス構成は、
以下のようになる。Ａ１２，およびＡ２２は、それぞれ
シリコン基板（図示せず）のＰ型領域の表面に形成され
る。第１層のＮ+ 型の多結晶シリコン膜により、Ｄ１
２，Ｄ２２のそれぞれのゲート電極２１１ａ，２１１ｂ
と、ＷＬｎ２であるワード線２１２とが形成される。こ
のワード線２１２はＡ１２，Ａ２２のそれぞれのゲート
電極を兼ている。Ａ１２のソース領域であるＮ+ 型拡散
層２０５ｃとＤ１２のドレイン領域であるＮ+ 型拡散層
２０５ａとは、Ｎ+ 型拡散層２０５ｃに達する接続孔２
５１ｂ（ダイレクト・コンタクト孔），およびＮ+ 型拡
散層２０５ａに達する接続孔２５１ｃ（ダイレクト・コ
ンタクト孔）を介して、ゲート電極２１１ｂにより接続
される。Ａ２２のソース領域とＤ２２のドレイン領域と
は、同一のＮ+ 型拡散層２０５ｂからなる。Ｎ+ 型拡散
層２０５ｂに達する接続孔２５１ａ（ダイレクト・コン
タクト孔）を介して、ゲート電極２１１ａはＮ+ 型拡散
層２０５ｂに接続される。
を説明するための略平面図である図８を参照すると、上
記公報記載のＳＲＡＭのメモリセルのデバイス構成は、
以下のようになる。Ａ１２，およびＡ２２は、それぞれ
シリコン基板（図示せず）のＰ型領域の表面に形成され
る。第１層のＮ+ 型の多結晶シリコン膜により、Ｄ１
２，Ｄ２２のそれぞれのゲート電極２１１ａ，２１１ｂ
と、ＷＬｎ２であるワード線２１２とが形成される。こ
のワード線２１２はＡ１２，Ａ２２のそれぞれのゲート
電極を兼ている。Ａ１２のソース領域であるＮ+ 型拡散
層２０５ｃとＤ１２のドレイン領域であるＮ+ 型拡散層
２０５ａとは、Ｎ+ 型拡散層２０５ｃに達する接続孔２
５１ｂ（ダイレクト・コンタクト孔），およびＮ+ 型拡
散層２０５ａに達する接続孔２５１ｃ（ダイレクト・コ
ンタクト孔）を介して、ゲート電極２１１ｂにより接続
される。Ａ２２のソース領域とＤ２２のドレイン領域と
は、同一のＮ+ 型拡散層２０５ｂからなる。Ｎ+ 型拡散
層２０５ｂに達する接続孔２５１ａ（ダイレクト・コン
タクト孔）を介して、ゲート電極２１１ａはＮ+ 型拡散
層２０５ｂに接続される。
【００１１】第２層のＮ+ 型の多結晶シリコン膜によ
り、メモリセル内でのＧＮＤ２である第１の接地配線２
２２ａが形成される。接地配線２２２ａは、Ｄ１２，Ｄ
２２のソース領域であるＮ+ 型拡散層２０４ａ，２０４
ｂにそれぞれ達する接続孔２５２ａ，２５２ｂを介し
て、それぞれのＮ+ 型拡散層２０４ａ，２０４ｂに接続
される。Ｎ+ 型拡散層２０４ａとＮ+ 型拡散層２０５ａ
とに挟まれ，かつゲート絶縁膜（図示せず）を介してゲ
ート電極２１１ａの直下のシリコン基板の表面にはＤ１
２のチャネル領域２０２ａ（図８（ａ）においてハッチ
ングが施してある）が形成される。同様に、Ｎ+ 型拡散
層２０４ｂとＮ+ 型拡散層２０５ｂとに挟まれ，かつゲ
ート絶縁膜（図示せず）を介してゲート電極２１１ｂの
直下のシリコン基板の表面にはＤ２２のチャネル領域２
０２ｂ（図８（ａ）においてハッチングが施してある）
が形成される。
り、メモリセル内でのＧＮＤ２である第１の接地配線２
２２ａが形成される。接地配線２２２ａは、Ｄ１２，Ｄ
２２のソース領域であるＮ+ 型拡散層２０４ａ，２０４
ｂにそれぞれ達する接続孔２５２ａ，２５２ｂを介し
て、それぞれのＮ+ 型拡散層２０４ａ，２０４ｂに接続
される。Ｎ+ 型拡散層２０４ａとＮ+ 型拡散層２０５ａ
とに挟まれ，かつゲート絶縁膜（図示せず）を介してゲ
ート電極２１１ａの直下のシリコン基板の表面にはＤ１
２のチャネル領域２０２ａ（図８（ａ）においてハッチ
ングが施してある）が形成される。同様に、Ｎ+ 型拡散
層２０４ｂとＮ+ 型拡散層２０５ｂとに挟まれ，かつゲ
ート絶縁膜（図示せず）を介してゲート電極２１１ｂの
直下のシリコン基板の表面にはＤ２２のチャネル領域２
０２ｂ（図８（ａ）においてハッチングが施してある）
が形成される。
【００１２】第３層の多結晶シリコン膜により、ＴＦＴ
１２，およびＴＦＴ２２のソース領域であり，かつＶｃ
ｃ２であるＰ+ 型拡散領域２３２と、ＴＦＴ１２，ＴＦ
Ｔ２２のそれぞれのチャネル領域２３１ａ，２３１ｂ
（図８（ｂ）においてハッチングが施してある）と、Ｔ
ＦＴ１２，ＴＦＴ２２のドレイン領域であるそれぞれの
Ｐ+ 型拡散領域２３３ａ，２３３ｂとが形成される。Ｎ
+ 型拡散層２０５ｃとゲート電極２１１ｂとに達する接
続孔２５３ａを介して、Ｐ+ 型拡散領域２３３ａはＮ+
型拡散層２０５ｃとゲート電極２１１ｂとに接続され
る。同様に、Ｎ+ 型拡散層２０５ｂとゲート電極２１１
ａとに達する接続孔２５３ｂを介して、Ｐ+型拡散領域
２３３ｂはＮ+ 型拡散層２０５ｂとゲート電極２１１ａ
とに接続される。これら２つの接続孔２５３ａ，２５３
ｂは、第１の接地配線２２２ａの無い領域に設けられて
いる。
１２，およびＴＦＴ２２のソース領域であり，かつＶｃ
ｃ２であるＰ+ 型拡散領域２３２と、ＴＦＴ１２，ＴＦ
Ｔ２２のそれぞれのチャネル領域２３１ａ，２３１ｂ
（図８（ｂ）においてハッチングが施してある）と、Ｔ
ＦＴ１２，ＴＦＴ２２のドレイン領域であるそれぞれの
Ｐ+ 型拡散領域２３３ａ，２３３ｂとが形成される。Ｎ
+ 型拡散層２０５ｃとゲート電極２１１ｂとに達する接
続孔２５３ａを介して、Ｐ+ 型拡散領域２３３ａはＮ+
型拡散層２０５ｃとゲート電極２１１ｂとに接続され
る。同様に、Ｎ+ 型拡散層２０５ｂとゲート電極２１１
ａとに達する接続孔２５３ｂを介して、Ｐ+型拡散領域
２３３ｂはＮ+ 型拡散層２０５ｂとゲート電極２１１ａ
とに接続される。これら２つの接続孔２５３ａ，２５３
ｂは、第１の接地配線２２２ａの無い領域に設けられて
いる。
【００１３】第４層のＮ+ 型の多結晶シリコン膜によ
り、ＴＦＴ１２，ＴＦＴ２２のゲート電極２４１ａ，２
４１ｂが形成される。ゲート電極２４１ａは、Ｎ+ 型拡
散層２０５ｂに達する接続孔２５４ａを介して、このＮ
+ 型拡散層２０５ｂに接続される。これにより、ゲート
電極２４１ａはゲート電極２１１ａにも接続されるこの
になる。ゲート電極２４１ｂは、ゲート電極２１１ｂと
Ｎ+ 型拡散層２０５ａとに達する接続孔２５４ｂを介し
て、ゲート電極２１１ｂとＮ+ 型拡散層２０５ａとに接
続される。これにより、このゲート電極２４１ｂはＮ+
型拡散層２０５ｃにも接続されることになる。これら２
つの接続孔２５４ａ，２５４ｂは、第１の接地配線２２
２ａの無い領域に設けられている。なお、例えば、接続
孔２５３ｂと接続孔２５４ａとが離れた位置に設けられ
ているのは、Ｎ−Ｐ−Ｎ接合の形成を避けるためであ
る。
り、ＴＦＴ１２，ＴＦＴ２２のゲート電極２４１ａ，２
４１ｂが形成される。ゲート電極２４１ａは、Ｎ+ 型拡
散層２０５ｂに達する接続孔２５４ａを介して、このＮ
+ 型拡散層２０５ｂに接続される。これにより、ゲート
電極２４１ａはゲート電極２１１ａにも接続されるこの
になる。ゲート電極２４１ｂは、ゲート電極２１１ｂと
Ｎ+ 型拡散層２０５ａとに達する接続孔２５４ｂを介し
て、ゲート電極２１１ｂとＮ+ 型拡散層２０５ａとに接
続される。これにより、このゲート電極２４１ｂはＮ+
型拡散層２０５ｃにも接続されることになる。これら２
つの接続孔２５４ａ，２５４ｂは、第１の接地配線２２
２ａの無い領域に設けられている。なお、例えば、接続
孔２５３ｂと接続孔２５４ａとが離れた位置に設けられ
ているのは、Ｎ−Ｐ−Ｎ接合の形成を避けるためであ
る。
【００１４】Ａ１２，Ａ２２のドレイン領域であるＮ+
型拡散層２０６ａ，２０６ｂにそれぞれ達する接続孔２
５５ａ，２５５ｂを介して、アルミニウム膜からなりＤ
Ｌｍ１２であるデジット線２６１ａ，アルミニウム膜か
らなりＤＬｍ２２であるデジット線２６１ｂは、それぞ
れＮ+ 型拡散層２０６ａ，２０６ｂに接続される。これ
らの接続孔２５５ａ，２５５ｂは、第１の接続配線２２
２ａの無い領域に設けられる。Ｎ+ 拡散層２０５ｃとＮ
+ 型拡散層２０６ａとに挟まれ，かつゲート絶縁膜（図
示せず）を介してワード線２１２の直下のシリコン基板
の表面にはＡ１２のチャネル領域２０３ａ（図８（ａ）
においてハッチングが施してある）が形成される。同様
に、Ｎ+ 拡散層２０５ｂとＮ+ 型拡散層２０６ｂとに挟
まれ，かつゲート絶縁膜（図示せず）を介してワード線
２１２の直下のシリコン基板の表面にはＡ２２のチャネ
ル領域２０３ｂ（図８（ａ）においてハッチングが施し
てある）が形成される。
型拡散層２０６ａ，２０６ｂにそれぞれ達する接続孔２
５５ａ，２５５ｂを介して、アルミニウム膜からなりＤ
Ｌｍ１２であるデジット線２６１ａ，アルミニウム膜か
らなりＤＬｍ２２であるデジット線２６１ｂは、それぞ
れＮ+ 型拡散層２０６ａ，２０６ｂに接続される。これ
らの接続孔２５５ａ，２５５ｂは、第１の接続配線２２
２ａの無い領域に設けられる。Ｎ+ 拡散層２０５ｃとＮ
+ 型拡散層２０６ａとに挟まれ，かつゲート絶縁膜（図
示せず）を介してワード線２１２の直下のシリコン基板
の表面にはＡ１２のチャネル領域２０３ａ（図８（ａ）
においてハッチングが施してある）が形成される。同様
に、Ｎ+ 拡散層２０５ｂとＮ+ 型拡散層２０６ｂとに挟
まれ，かつゲート絶縁膜（図示せず）を介してワード線
２１２の直下のシリコン基板の表面にはＡ２２のチャネ
ル領域２０３ｂ（図８（ａ）においてハッチングが施し
てある）が形成される。
【００１５】略平面図である図９を併せて参照すると、
上記公報記載のＳＲＡＭにおける互いに隣接した複数の
メモリセルに跨がる上記第１の接地配線の形状，および
この第１の接地配線と各種の接続孔との位置関係は、以
下のようになる。
上記公報記載のＳＲＡＭにおける互いに隣接した複数の
メモリセルに跨がる上記第１の接地配線の形状，および
この第１の接地配線と各種の接続孔との位置関係は、以
下のようになる。
【００１６】Ｎ+ 型拡散層２０４ａ，２０４ｂは、それ
ぞれ（ｍ＋１，ｎ）ビットの第２のドライバトランジス
タのソース領域，（ｍ−１，ｎ）ビットの第１のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記２つの接続孔２５２ｂ，２５２ａは、それぞ
れ（ｍ−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界，
（ｍ，ｎ）ビットと（ｍ＋１，ｎ）ビットとの境界に設
けられる。接続孔２５２ｂの近傍において、上記接地配
線２２２ａは（ｍ−１，ｎ）ビットに延在する。同様
に、接続孔２５２ａの近傍において、上記接地配線２２
２ａは（ｍ＋１，ｎ）ビットに延在し、さらに、（ｍ，
ｎ−１）ビットと（ｍ＋１，ｎ−１）ビットとの境界を
含めた方向に延在する。これらのことから、第ｎ−１行
に属するビットと第ｎ行に属するビットでの第１の接地
配線は、接地配線２２２ａとなる。同様に、第ｎ＋１行
に属するビットと第ｎ＋２行に属するビットとの第１の
接地配線は、接地配線２２２となる。
ぞれ（ｍ＋１，ｎ）ビットの第２のドライバトランジス
タのソース領域，（ｍ−１，ｎ）ビットの第１のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記２つの接続孔２５２ｂ，２５２ａは、それぞ
れ（ｍ−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界，
（ｍ，ｎ）ビットと（ｍ＋１，ｎ）ビットとの境界に設
けられる。接続孔２５２ｂの近傍において、上記接地配
線２２２ａは（ｍ−１，ｎ）ビットに延在する。同様
に、接続孔２５２ａの近傍において、上記接地配線２２
２ａは（ｍ＋１，ｎ）ビットに延在し、さらに、（ｍ，
ｎ−１）ビットと（ｍ＋１，ｎ−１）ビットとの境界を
含めた方向に延在する。これらのことから、第ｎ−１行
に属するビットと第ｎ行に属するビットでの第１の接地
配線は、接地配線２２２ａとなる。同様に、第ｎ＋１行
に属するビットと第ｎ＋２行に属するビットとの第１の
接地配線は、接地配線２２２となる。
【００１７】Ａ１２，Ａ２２のドレイン領域であるＮ+
型拡散層２０６ａ，２０６ｂは、それぞれ（ｍ，ｎ＋
１）ビットの第１，第２のアクセストランジスタのドレ
イン領域でもある。すなわち、第ｎ行に属するビットと
第ｎ＋１行に属するビットでのそれぞれのデジット線と
それぞれのアクセストランジスタのドレイン領域とを接
続する接続孔は、共通である。さらに、第ｎ行に属する
ビットと第ｎ＋１行に属するビットとの境界に、これら
の接続孔が一列に設けられることになる。同様に、第ｎ
−２行に属するビットと第ｎ−１行に属するビットとの
境界，第ｎ＋２行に属するビットと第ｎ＋３行に属する
ビットとの境界等にも、デジット線とアクセストランジ
スタのドレイン領域とを接続する接続孔が、それぞれ一
列に設けられる。
型拡散層２０６ａ，２０６ｂは、それぞれ（ｍ，ｎ＋
１）ビットの第１，第２のアクセストランジスタのドレ
イン領域でもある。すなわち、第ｎ行に属するビットと
第ｎ＋１行に属するビットでのそれぞれのデジット線と
それぞれのアクセストランジスタのドレイン領域とを接
続する接続孔は、共通である。さらに、第ｎ行に属する
ビットと第ｎ＋１行に属するビットとの境界に、これら
の接続孔が一列に設けられることになる。同様に、第ｎ
−２行に属するビットと第ｎ−１行に属するビットとの
境界，第ｎ＋２行に属するビットと第ｎ＋３行に属する
ビットとの境界等にも、デジット線とアクセストランジ
スタのドレイン領域とを接続する接続孔が、それぞれ一
列に設けられる。
【００１８】このため、接続配線２２２ａは、例えば第
ｎ行に属するビットと第ｎ＋１行に属するビットとの境
界を横断することが出来ず、接地配線２２２と直接に接
続されない。第１の接地配線を設けても支障のない領域
の決定には、デジット線とアクセストランジスタのドレ
イン領域とを接続する接続孔（例えば、接続孔２５５
ａ，２５５ｂ）以外にも、第１，第２のドライバトラン
ジスタと第１，第２のＴＦＴとからなる一対のＣＭＯＳ
インバータおよびこれのフリップ・フロップ結合を構成
するための４つの接続孔（接続孔２５３ａ，２５３ｂ，
２５４ａ，２５４ｂ等）の配置を考慮する必要がある。
結果として、この場合の第１の接地配線は、ワード線に
概略平行な方向に延びた梯子状の形状を有している。
ｎ行に属するビットと第ｎ＋１行に属するビットとの境
界を横断することが出来ず、接地配線２２２と直接に接
続されない。第１の接地配線を設けても支障のない領域
の決定には、デジット線とアクセストランジスタのドレ
イン領域とを接続する接続孔（例えば、接続孔２５５
ａ，２５５ｂ）以外にも、第１，第２のドライバトラン
ジスタと第１，第２のＴＦＴとからなる一対のＣＭＯＳ
インバータおよびこれのフリップ・フロップ結合を構成
するための４つの接続孔（接続孔２５３ａ，２５３ｂ，
２５４ａ，２５４ｂ等）の配置を考慮する必要がある。
結果として、この場合の第１の接地配線は、ワード線に
概略平行な方向に延びた梯子状の形状を有している。
【００１９】
【発明が解決しようとする課題】前述したように、接地
配線を流れる電流の値は他の配線（デジット線，電源配
線，ワード線）を流れる電流の値より大きいことから、
第１の接地配線は低抵抗であることが望ましい。これ
は、各ビットの読み出しに対して特に重要である。
（ｍ，ｎ）ビットにおいて、第１のドライバトランジス
タのドレイン領域がＨｉｇｈ，第２のドライバトランジ
スタのドレイン領域がＬｏｗに書き込みされているとす
る。このとき、第ｎ行のワード線はＬｏｗであり、第ｍ
列の第１，第２のデジット線はそれぞれＨｉｇｈであ
る。このように書き込みされた状態を読み出しするに
は、このワード線をＬｏｗからＨｉｇｈにするととも
に、この第２のデジット線をＨｉｇｈからＬｏｗにす
る。このとき、第２のアクセストランジスタが導通（第
２のドライバトランジスタは導通している）するため、
第２のデジット線から第１の接地配線を経てアルミニウ
ム膜からなる第２の接地配線へのディスチャージが起
る。このディスチャージの時間変化が、この第１のデジ
>ット線と第２のデジット線との間における電位差の時
間変化としてセンス・アンプにより検出される。このた
め、第１の接地配線の抵抗の値が高いと、電位降下によ
り見かけ上ＨｉｇｈからＬｏｗの変動電圧が低いことに
なり、さらに、このディスチャージの時間変化が緩和さ
れることになる。すなわち、センス・アンプによる検出
感度が低下することになる。また、同一ビットにおける
第１のドライバトランジスタのソース領域から第２の接
地配線の間のこの第１の接地配線の抵抗の値と第２のド
ライバトランジスタのソース領域から第２の接地配線の
間のこの第１の接地配線の抵抗の値とが異なると、同一
ビットにおける（Ｈｉｇｈ，Ｌｏｗ）の検出感度と（Ｌ
ｏｗ，Ｈｉｇｈ）の検出感度に差が生じることになる。
配線を流れる電流の値は他の配線（デジット線，電源配
線，ワード線）を流れる電流の値より大きいことから、
第１の接地配線は低抵抗であることが望ましい。これ
は、各ビットの読み出しに対して特に重要である。
（ｍ，ｎ）ビットにおいて、第１のドライバトランジス
タのドレイン領域がＨｉｇｈ，第２のドライバトランジ
スタのドレイン領域がＬｏｗに書き込みされているとす
る。このとき、第ｎ行のワード線はＬｏｗであり、第ｍ
列の第１，第２のデジット線はそれぞれＨｉｇｈであ
る。このように書き込みされた状態を読み出しするに
は、このワード線をＬｏｗからＨｉｇｈにするととも
に、この第２のデジット線をＨｉｇｈからＬｏｗにす
る。このとき、第２のアクセストランジスタが導通（第
２のドライバトランジスタは導通している）するため、
第２のデジット線から第１の接地配線を経てアルミニウ
ム膜からなる第２の接地配線へのディスチャージが起
る。このディスチャージの時間変化が、この第１のデジ
>ット線と第２のデジット線との間における電位差の時
間変化としてセンス・アンプにより検出される。このた
め、第１の接地配線の抵抗の値が高いと、電位降下によ
り見かけ上ＨｉｇｈからＬｏｗの変動電圧が低いことに
なり、さらに、このディスチャージの時間変化が緩和さ
れることになる。すなわち、センス・アンプによる検出
感度が低下することになる。また、同一ビットにおける
第１のドライバトランジスタのソース領域から第２の接
地配線の間のこの第１の接地配線の抵抗の値と第２のド
ライバトランジスタのソース領域から第２の接地配線の
間のこの第１の接地配線の抵抗の値とが異なると、同一
ビットにおける（Ｈｉｇｈ，Ｌｏｗ）の検出感度と（Ｌ
ｏｗ，Ｈｉｇｈ）の検出感度に差が生じることになる。
【００２０】シミュレーションのモデルを説明するため
の図１０（ａ）とシミュレーションの結果を示すグラフ
である図１０（ｂ）とを参照すると、上記公報記載のＳ
ＲＡＭにおける接地配線の抵抗の値のビット依存性は以
下のようになる。
の図１０（ａ）とシミュレーションの結果を示すグラフ
である図１０（ｂ）とを参照すると、上記公報記載のＳ
ＲＡＭにおける接地配線の抵抗の値のビット依存性は以
下のようになる。
【００２１】第２の多結晶シリコン膜で形成された第１
の接地配線２２２ａは、例えば１６ビット毎に、接続孔
２５６ａおよび接続孔２５６ｂを介して、アルミニウム
膜からなる低抵抗の第２の接地配線２６２ａおよび第２
の接地配線２６２ｂに接続される。これらの第２の接地
配線２６２ａ，２６２ｂは、アルミニウム膜からなるデ
ジット線と平行に設けらる。ドライバトランジスタのソ
ース領域と第１の接地配線とを接続する接続孔における
隣接する２つの接続孔の間の第１の接地配線の抵抗値
が、全て等しい（＝Ｒ）とする〔図１０（ａ）〕。（ｍ
−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界に設けら
れたこの接続孔２５２ｂから上記のアルミニウム膜から
なる第２の接地配線２６２ａ，２６２ｂまでの第１の接
地配線の抵抗値は、ｍの関数（＝Ｒ（ｍ））となる。こ
れは、接続孔２５２ｂに電圧Ｖを印加したときの第２の
接地配線２６２ａに流れる電流Ｉ１（ｍ）と第２の接地
配線２６２ｂに流れる電流Ｉ２（ｍ）との和から得られ
る。
の接地配線２２２ａは、例えば１６ビット毎に、接続孔
２５６ａおよび接続孔２５６ｂを介して、アルミニウム
膜からなる低抵抗の第２の接地配線２６２ａおよび第２
の接地配線２６２ｂに接続される。これらの第２の接地
配線２６２ａ，２６２ｂは、アルミニウム膜からなるデ
ジット線と平行に設けらる。ドライバトランジスタのソ
ース領域と第１の接地配線とを接続する接続孔における
隣接する２つの接続孔の間の第１の接地配線の抵抗値
が、全て等しい（＝Ｒ）とする〔図１０（ａ）〕。（ｍ
−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界に設けら
れたこの接続孔２５２ｂから上記のアルミニウム膜から
なる第２の接地配線２６２ａ，２６２ｂまでの第１の接
地配線の抵抗値は、ｍの関数（＝Ｒ（ｍ））となる。こ
れは、接続孔２５２ｂに電圧Ｖを印加したときの第２の
接地配線２６２ａに流れる電流Ｉ１（ｍ）と第２の接地
配線２６２ｂに流れる電流Ｉ２（ｍ）との和から得られ
る。
【００２２】このシミュレーションの結果を、図１０
（ｂ）に示す。すなわち、Ｒ（１）＝Ｒ（１６）＝０．
６Ｒ，Ｒ（２）＝Ｒ（１５）＝１．２Ｒ，…，Ｒ（４）
＝Ｒ（１３）＝１．９Ｒ，Ｒ（６）＝Ｒ（１１）＝２．
２Ｒ，Ｒ（８）＝Ｒ（９）＝２．４Ｒとなり、最大４倍
の差がある。このことから、読み出しに際して、ｍ＝８
のビットはｍ＝１のビットに較べて検出感度が低下す
る。また、ｍ＝１のビットにおいても、（Ｌｏｗ，Ｈｉ
ｇｈ）の検出感度は（Ｈｉｇｈ，Ｌｏｗ）の検出感度よ
り低下する。同様に、ｍ＝１６のビットでは、（Ｈｉｇ
ｈ，Ｌｏｗ）の検出感度は（Ｌｏｗ，Ｈｉｇｈ）の検出
感度より低下する。また、Ｈｉｇｈに書き込みされたと
きの電位は電源電圧により規定されるため、低電圧電源
を使用する場合には、このような読み出しの検出感度の
問題は深刻な問題となる。
（ｂ）に示す。すなわち、Ｒ（１）＝Ｒ（１６）＝０．
６Ｒ，Ｒ（２）＝Ｒ（１５）＝１．２Ｒ，…，Ｒ（４）
＝Ｒ（１３）＝１．９Ｒ，Ｒ（６）＝Ｒ（１１）＝２．
２Ｒ，Ｒ（８）＝Ｒ（９）＝２．４Ｒとなり、最大４倍
の差がある。このことから、読み出しに際して、ｍ＝８
のビットはｍ＝１のビットに較べて検出感度が低下す
る。また、ｍ＝１のビットにおいても、（Ｌｏｗ，Ｈｉ
ｇｈ）の検出感度は（Ｈｉｇｈ，Ｌｏｗ）の検出感度よ
り低下する。同様に、ｍ＝１６のビットでは、（Ｈｉｇ
ｈ，Ｌｏｗ）の検出感度は（Ｌｏｗ，Ｈｉｇｈ）の検出
感度より低下する。また、Ｈｉｇｈに書き込みされたと
きの電位は電源電圧により規定されるため、低電圧電源
を使用する場合には、このような読み出しの検出感度の
問題は深刻な問題となる。
【００２３】上記公報記載のＴＦＴはトップ・ゲート型
であり、第１のＴＦＴのチャネル領域と第２のドライバ
トランジスタのゲート電極との間，および第２のＴＦＴ
のチャネル領域と第１のドライバトランジスタのゲート
電極との間は、概ね第２の多結晶シリコン膜からなる第
１の接地配線により遮蔽されている。しかしこの遮蔽は
意図的なものではなく、また第１，第２のＴＦＴと第
１，第２のドライバトランジスタとを接続するための接
続孔とこの第１の接地配線との間の間隔が必要なため、
セルサイズを大きくすることなしに、この第１の接地配
線により第１のＴＦＴのチャネル領域と第２のドライバ
トランジスタのゲート電極との間，および第２のＴＦＴ
のチャネル領域と第１のドライバトランジスタのゲート
電極との間を完全に遮蔽することは困難である。第１の
ＴＦＴのドレイン領域であるＰ+ 拡散領域と第２のドラ
イバトランジスタのゲート電極とは同電位であり、ま
た、第２のＴＦＴのドレイン領域であるＰ+ 拡散領域と
第１のドライバトランジスタのゲート電極とは同電位で
ある。上記の遮蔽が行なわれていない部分において、Ｔ
ＦＴのチャネル領域は同一のＴＦＴのドレイン領域の電
位の影響（第１の多結晶シリコン膜と第３の多結晶シリ
コン膜との間の層間絶縁膜の膜厚等に反比例して）を受
けることになる。すなわち、このＴＦＴの実効的なチャ
ネル長が短かくなることになり、ＴＦＴのリーク特性が
悪くなる（ＴＦＴのオフ時のリーク電流の増加，ＳＲＡ
Ｍのスタンバイ電流の増加，およびメモリセルの保持特
定の低下等が生じる）。
であり、第１のＴＦＴのチャネル領域と第２のドライバ
トランジスタのゲート電極との間，および第２のＴＦＴ
のチャネル領域と第１のドライバトランジスタのゲート
電極との間は、概ね第２の多結晶シリコン膜からなる第
１の接地配線により遮蔽されている。しかしこの遮蔽は
意図的なものではなく、また第１，第２のＴＦＴと第
１，第２のドライバトランジスタとを接続するための接
続孔とこの第１の接地配線との間の間隔が必要なため、
セルサイズを大きくすることなしに、この第１の接地配
線により第１のＴＦＴのチャネル領域と第２のドライバ
トランジスタのゲート電極との間，および第２のＴＦＴ
のチャネル領域と第１のドライバトランジスタのゲート
電極との間を完全に遮蔽することは困難である。第１の
ＴＦＴのドレイン領域であるＰ+ 拡散領域と第２のドラ
イバトランジスタのゲート電極とは同電位であり、ま
た、第２のＴＦＴのドレイン領域であるＰ+ 拡散領域と
第１のドライバトランジスタのゲート電極とは同電位で
ある。上記の遮蔽が行なわれていない部分において、Ｔ
ＦＴのチャネル領域は同一のＴＦＴのドレイン領域の電
位の影響（第１の多結晶シリコン膜と第３の多結晶シリ
コン膜との間の層間絶縁膜の膜厚等に反比例して）を受
けることになる。すなわち、このＴＦＴの実効的なチャ
ネル長が短かくなることになり、ＴＦＴのリーク特性が
悪くなる（ＴＦＴのオフ時のリーク電流の増加，ＳＲＡ
Ｍのスタンバイ電流の増加，およびメモリセルの保持特
定の低下等が生じる）。
【００２４】上記公報記載のＴＦＴと異なりボトム・ゲ
ート型のＴＦＴ（例えば第３層の多結晶シリコン膜によ
りゲート電極を形成し、第４層の多結晶シリコン膜によ
りソース・ドレイン領域，チャネル領域を形成する）の
場合、チャネル領域をゲート電極直上からドレイン領域
の方向に延在させてチャネル領域にオフ・セット部分を
設けることにより、チャネル長がゲート長より長くな
り、リーク特性が改善されるという利点がある。このよ
うなボトム・ゲート型のＰチャネル型のＴＦＴをロード
トランジスタとして用いたメモリセルにおいても、セル
サイズの縮小化の要請から、例えば第１のＴＦＴは層間
絶縁膜を介して第２のドライバトランジスタの概略直上
に設けられる。第１のＴＦＴのチャネル領域のオフ・セ
ット部分と第２のドライバトランジスタのゲート電極と
の間に遮蔽が行なわれていない場合、上記の影響は特に
顕著になり、リーク特性の改善という利点が大幅に減少
する。
ート型のＴＦＴ（例えば第３層の多結晶シリコン膜によ
りゲート電極を形成し、第４層の多結晶シリコン膜によ
りソース・ドレイン領域，チャネル領域を形成する）の
場合、チャネル領域をゲート電極直上からドレイン領域
の方向に延在させてチャネル領域にオフ・セット部分を
設けることにより、チャネル長がゲート長より長くな
り、リーク特性が改善されるという利点がある。このよ
うなボトム・ゲート型のＰチャネル型のＴＦＴをロード
トランジスタとして用いたメモリセルにおいても、セル
サイズの縮小化の要請から、例えば第１のＴＦＴは層間
絶縁膜を介して第２のドライバトランジスタの概略直上
に設けられる。第１のＴＦＴのチャネル領域のオフ・セ
ット部分と第２のドライバトランジスタのゲート電極と
の間に遮蔽が行なわれていない場合、上記の影響は特に
顕著になり、リーク特性の改善という利点が大幅に減少
する。
【００２５】本発明の目的は、Ｐチャネル型のＴＦＴを
負荷素子としたメモリセルを有し、微細化に適したメモ
リセルを有し、読み出しの検出感度が優れ、かつメモリ
セル間，および同一メモリセル内における読み出しの検
出感度のばらつきの少なく、リーク特性の優れたメモリ
セルを有するＳＲＡＭを提供することにある。
負荷素子としたメモリセルを有し、微細化に適したメモ
リセルを有し、読み出しの検出感度が優れ、かつメモリ
セル間，および同一メモリセル内における読み出しの検
出感度のばらつきの少なく、リーク特性の優れたメモリ
セルを有するＳＲＡＭを提供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、Ｐチャネル型のＴＦＴからなる第１および第２のロ
ードトランジスタと、シリコン基板の表面に形成された
ＮチャネルＭＯＳトランジスタからなる第１および第２
のドライバトランジスタと、前記シリコン基板の表面に
形成されたＮチャネルＭＯＳトランジスタからなる第１
および第２のアクセストランジスタと、ワード線と、第
１および第２のデジット線と、電源配線と、第１の接地
配線とにより１つのスタティック型のメモリセルが構成
され、アルミニウムより高融点の材料からなる第１の導
電体膜により前記第１および第２のドライバトランジス
タのゲート電極と前記ワード線を兼る前記第１および第
２のアクセストランジスタのゲート電極とが形成され、
アルミニウムより高融点の材料からなる第２の導電体膜
により前記メモリセル内における前記第１の接地配線が
形成され、かつ前記第１の接地配線は前記メモリセル外
の所定領域においてアルミニウム膜からなる第２の接地
配線に接続され、アルミニウムより高融点の材料からな
る第３の導電体膜並びにアルミニウムより高融点の材料
からなる第４の導電体膜により前記第１および第２のロ
ードトランジスタが形成された半導体記憶装置におい
て、前記ワード線が前記メモリセル内において前記第１
のアクセストランジスタの前記ゲート電極を兼る第１の
ワード線と前記第２のアクセストランジスタの前記ゲー
ト電極を兼る第２のワード線とに分岐して前記メモリセ
ル外の所定位置において前記第１のワード線と前記第２
のワード線とが接続し、前記電源配線が前記メモリセル
内において前記第１のロードトランジスタのソース領域
を兼ねる第１の電源配線と前記第２のロードトランジス
タのソース領域を兼ねる第２の電源配線とに分岐して前
記メモリセル外の所定位置において前記第１の電源配線
と前記第２の電源配線とが接続し、前記第１のロードト
ランジスタと前記第２のロードトランジスタ、前記第１
のドライバトランジスタと前記第２のドライバトランジ
スタ、および前記第１のアクセストランジスタと前記第
２のアクセストランジスタが、前記メモリセル内の同一
基準点に対してそれぞれ点対称の位置に配置されるとと
もに、前記第１の接地配線が前記第１，第２のデジット
線と平行な方向、および前記ワード線と平行な方向にそ
れぞれ延在し、網目状の形状を有することを特徴として
いる。
は、Ｐチャネル型のＴＦＴからなる第１および第２のロ
ードトランジスタと、シリコン基板の表面に形成された
ＮチャネルＭＯＳトランジスタからなる第１および第２
のドライバトランジスタと、前記シリコン基板の表面に
形成されたＮチャネルＭＯＳトランジスタからなる第１
および第２のアクセストランジスタと、ワード線と、第
１および第２のデジット線と、電源配線と、第１の接地
配線とにより１つのスタティック型のメモリセルが構成
され、アルミニウムより高融点の材料からなる第１の導
電体膜により前記第１および第２のドライバトランジス
タのゲート電極と前記ワード線を兼る前記第１および第
２のアクセストランジスタのゲート電極とが形成され、
アルミニウムより高融点の材料からなる第２の導電体膜
により前記メモリセル内における前記第１の接地配線が
形成され、かつ前記第１の接地配線は前記メモリセル外
の所定領域においてアルミニウム膜からなる第２の接地
配線に接続され、アルミニウムより高融点の材料からな
る第３の導電体膜並びにアルミニウムより高融点の材料
からなる第４の導電体膜により前記第１および第２のロ
ードトランジスタが形成された半導体記憶装置におい
て、前記ワード線が前記メモリセル内において前記第１
のアクセストランジスタの前記ゲート電極を兼る第１の
ワード線と前記第２のアクセストランジスタの前記ゲー
ト電極を兼る第２のワード線とに分岐して前記メモリセ
ル外の所定位置において前記第１のワード線と前記第２
のワード線とが接続し、前記電源配線が前記メモリセル
内において前記第１のロードトランジスタのソース領域
を兼ねる第１の電源配線と前記第２のロードトランジス
タのソース領域を兼ねる第２の電源配線とに分岐して前
記メモリセル外の所定位置において前記第１の電源配線
と前記第２の電源配線とが接続し、前記第１のロードト
ランジスタと前記第２のロードトランジスタ、前記第１
のドライバトランジスタと前記第２のドライバトランジ
スタ、および前記第１のアクセストランジスタと前記第
２のアクセストランジスタが、前記メモリセル内の同一
基準点に対してそれぞれ点対称の位置に配置されるとと
もに、前記第１の接地配線が前記第１，第２のデジット
線と平行な方向、および前記ワード線と平行な方向にそ
れぞれ延在し、網目状の形状を有することを特徴として
いる。
【００２７】好ましくは、上記第１，および第２のロー
ドトランジスタのそれぞれのチャネル領域と、上記第
２，および第１のドライバトランジスタのそれぞれのゲ
ート電極との間には、上記接地配線が設けられている。
好ましくは、上記第１の接地配線は、高融点金属，シリ
サイド，あるいはポリサイドにより形成される。好まし
くは、上記第３の導電体膜がＮ型の多結晶シリコン膜で
あり、かつ上記第１，第２のＴＦＴのゲート電極であ
る。好ましくは、上記第１，第２のＴＦＴのチャネル領
域は、それぞれのドレイン領域の方向に延在したオフ・
セット部分を有している。
ドトランジスタのそれぞれのチャネル領域と、上記第
２，および第１のドライバトランジスタのそれぞれのゲ
ート電極との間には、上記接地配線が設けられている。
好ましくは、上記第１の接地配線は、高融点金属，シリ
サイド，あるいはポリサイドにより形成される。好まし
くは、上記第３の導電体膜がＮ型の多結晶シリコン膜で
あり、かつ上記第１，第２のＴＦＴのゲート電極であ
る。好ましくは、上記第１，第２のＴＦＴのチャネル領
域は、それぞれのドレイン領域の方向に延在したオフ・
セット部分を有している。
【００２８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２９】ＳＲＡＭの（ｍ，ｎ）ビットのメモリセル
の等価回路図である図１を参照すると、本発明の一実施
例のＳＲＡＭのメモリセルの回路構成は、以下のよにな
る。（ｍ，ｎ）ビットのメモリセルは、ＮチャネルＭＯ
Ｓトランジスタからなる第１のアクセストランジスタ
（Ａ１１），第２のアクセストランジスタ（Ａ２１）
と、ＮチャネルＭＯＳトランジスタからなる第１のドラ
イバトランジスタ（Ｄ１１），第２のドライバトランジ
スタ（Ｄ２１）と、ロードトランジスタであるＰチャネ
ル型の第１のＴＦＴ（ＴＦＴ１１），第２のＴＦＴ（Ｔ
ＦＴ２１）と、第ｍ列の第１のデジット線（ＤＬｍ１
１），第２のデジット線（ＤＬｍ２１）と、メモリセル
内において２本に分岐した第ｎ行のワード線（ＷＬｎ
１）と、メモリセル内において２本に分岐した電源配線
（Ｖｃｃ１）と、接地配線（ＧＮＤ１）とから構成され
る。２本に分岐したそれぞれのＷＬｎ１はそれぞれＡ１
１，Ａ２１のゲート電極に接続され、ＤＬｍ１１，ＤＬ
ｍ２１はそれぞれＡ１１，Ａ２１のドレイン領域に接続
される。ＴＦＴ１１とＤ１１とにより第１のＣＭＯＳイ
ンバータが構成され、ＴＦＴ２１とＤ２１により第２の
ＣＭＯＳインバータが構成され、第１のＣＭＯＳインバ
ータと第２のＣＭＯＳインバータとがフリップ・フロッ
プ結合をなしている。２本に分岐したそれぞれのＶｃｃ
１はそれぞれＴＦＴ１１，ＴＦＴ２１のソース領域に接
続され、ＧＮＤ１はＤ１１，Ｄ２１のそれぞれのソース
領域に接続される。Ａ１１のソース領域はＤ１１のドレ
イン領域に接続され、Ａ２１のソース領域はＤ２１のド
レイン領域に接続される。ＴＦＴ１１のドレイン領域と
Ｄ１１のドレイン領域との間，およびＴＦＴ２１のドレ
イン領域とＤ２１のドレイン領域との間には、それぞれ
Ｐ−Ｎ接合によるダイオードが形成される。
の等価回路図である図１を参照すると、本発明の一実施
例のＳＲＡＭのメモリセルの回路構成は、以下のよにな
る。（ｍ，ｎ）ビットのメモリセルは、ＮチャネルＭＯ
Ｓトランジスタからなる第１のアクセストランジスタ
（Ａ１１），第２のアクセストランジスタ（Ａ２１）
と、ＮチャネルＭＯＳトランジスタからなる第１のドラ
イバトランジスタ（Ｄ１１），第２のドライバトランジ
スタ（Ｄ２１）と、ロードトランジスタであるＰチャネ
ル型の第１のＴＦＴ（ＴＦＴ１１），第２のＴＦＴ（Ｔ
ＦＴ２１）と、第ｍ列の第１のデジット線（ＤＬｍ１
１），第２のデジット線（ＤＬｍ２１）と、メモリセル
内において２本に分岐した第ｎ行のワード線（ＷＬｎ
１）と、メモリセル内において２本に分岐した電源配線
（Ｖｃｃ１）と、接地配線（ＧＮＤ１）とから構成され
る。２本に分岐したそれぞれのＷＬｎ１はそれぞれＡ１
１，Ａ２１のゲート電極に接続され、ＤＬｍ１１，ＤＬ
ｍ２１はそれぞれＡ１１，Ａ２１のドレイン領域に接続
される。ＴＦＴ１１とＤ１１とにより第１のＣＭＯＳイ
ンバータが構成され、ＴＦＴ２１とＤ２１により第２の
ＣＭＯＳインバータが構成され、第１のＣＭＯＳインバ
ータと第２のＣＭＯＳインバータとがフリップ・フロッ
プ結合をなしている。２本に分岐したそれぞれのＶｃｃ
１はそれぞれＴＦＴ１１，ＴＦＴ２１のソース領域に接
続され、ＧＮＤ１はＤ１１，Ｄ２１のそれぞれのソース
領域に接続される。Ａ１１のソース領域はＤ１１のドレ
イン領域に接続され、Ａ２１のソース領域はＤ２１のド
レイン領域に接続される。ＴＦＴ１１のドレイン領域と
Ｄ１１のドレイン領域との間，およびＴＦＴ２１のドレ
イン領域とＤ２１のドレイン領域との間には、それぞれ
Ｐ−Ｎ接合によるダイオードが形成される。
【００３０】ＳＲＡＭの（ｍ，ｎ）ビットのメモリセル
を説明するための略平面図である図２を参照すると、上
記実施例のＳＲＡＭのメモリセルのデバイス構成は、以
下のよになる。Ａ１１，Ａ２１，Ｄ１１，およびＤ２１
は、それぞれＰ型のシリコン基板（後述）の表面に形成
される。アルミニウムより高融点の材料からなる第１層
の導電体膜であるタングステンポリサイド膜により、Ｄ
１１，Ｄ２１のそれぞれのゲート電極１１１ａ，１１１
ｂと、ＷＬｎ２であるワード線１１２ａ，１１２ｂとが
形成される。このワード線１１２ａ，１１２ｂはそれぞ
れＡ１１，Ａ２１のゲート電極を兼ている。Ａ１１のソ
ース領域であり，Ｄ１１のドレイン領域であるＮ+ 型拡
散層１０５ａに達する接続孔１５１ｂ（ダイレクト・コ
ンタクト孔）を介して、ゲート電極１１１ｂはＮ+ 型拡
散層１０５ａに接続される。Ａ２１のソース領域であ
り，Ｄ２１のドレイン領域であるＮ+ 型拡散層１０５ｂ
に達する接続孔１５１ａ（ダイレクト・コンタクト孔）
を介して、ゲート電極１１１ａはＮ+ 型拡散層１０５ｂ
に接続される。
を説明するための略平面図である図２を参照すると、上
記実施例のＳＲＡＭのメモリセルのデバイス構成は、以
下のよになる。Ａ１１，Ａ２１，Ｄ１１，およびＤ２１
は、それぞれＰ型のシリコン基板（後述）の表面に形成
される。アルミニウムより高融点の材料からなる第１層
の導電体膜であるタングステンポリサイド膜により、Ｄ
１１，Ｄ２１のそれぞれのゲート電極１１１ａ，１１１
ｂと、ＷＬｎ２であるワード線１１２ａ，１１２ｂとが
形成される。このワード線１１２ａ，１１２ｂはそれぞ
れＡ１１，Ａ２１のゲート電極を兼ている。Ａ１１のソ
ース領域であり，Ｄ１１のドレイン領域であるＮ+ 型拡
散層１０５ａに達する接続孔１５１ｂ（ダイレクト・コ
ンタクト孔）を介して、ゲート電極１１１ｂはＮ+ 型拡
散層１０５ａに接続される。Ａ２１のソース領域であ
り，Ｄ２１のドレイン領域であるＮ+ 型拡散層１０５ｂ
に達する接続孔１５１ａ（ダイレクト・コンタクト孔）
を介して、ゲート電極１１１ａはＮ+ 型拡散層１０５ｂ
に接続される。
【００３１】アルミニウムより高融点の材料からなる第
２層の導電体膜であるタングステンシリサイド膜によ
り、メモリセル内でのＧＮＤ１である第１の接地配線１
２１が形成される。接地配線１２１は、Ｄ１１，Ｄ２１
のソース領域であるＮ+ 型拡散層１０４ａ，１０４ｂに
それぞれ達する接続孔１５２ａ，１５２ｂを介して、そ
れぞれのＮ+ 型拡散層１０４ａ，１０４ｂに接続され
る。Ｎ+ 型拡散層１０４ａとＮ+ 型拡散層１０５ａとに
挟まれ，かつ第１のゲート酸化膜（後述）を介してゲー
ト電極１１１ａの直下のシリコン基板の表面にはＤ１１
のチャネル領域１０２ａ（図２（ａ）においてハッチン
グが施してある）が形成される。同様に、Ｎ+ 型拡散層
１０４ｂとＮ+ 型拡散層１０５ｂとに挟まれ，かつ第１
のゲート酸化膜（後述）を介してゲート電極１１１ｂの
直下のシリコン基板の表面にはＤ２１のチャネル領域１
０２ｂ（図２（ａ）においてハッチングが施してある）
が形成される。
２層の導電体膜であるタングステンシリサイド膜によ
り、メモリセル内でのＧＮＤ１である第１の接地配線１
２１が形成される。接地配線１２１は、Ｄ１１，Ｄ２１
のソース領域であるＮ+ 型拡散層１０４ａ，１０４ｂに
それぞれ達する接続孔１５２ａ，１５２ｂを介して、そ
れぞれのＮ+ 型拡散層１０４ａ，１０４ｂに接続され
る。Ｎ+ 型拡散層１０４ａとＮ+ 型拡散層１０５ａとに
挟まれ，かつ第１のゲート酸化膜（後述）を介してゲー
ト電極１１１ａの直下のシリコン基板の表面にはＤ１１
のチャネル領域１０２ａ（図２（ａ）においてハッチン
グが施してある）が形成される。同様に、Ｎ+ 型拡散層
１０４ｂとＮ+ 型拡散層１０５ｂとに挟まれ，かつ第１
のゲート酸化膜（後述）を介してゲート電極１１１ｂの
直下のシリコン基板の表面にはＤ２１のチャネル領域１
０２ｂ（図２（ａ）においてハッチングが施してある）
が形成される。
【００３２】アルミニウムより高融点の材料からなる第
３層の導電体膜であるＮ+ 型の多結晶シリコン膜によ
り、ＴＦＴ１１，ＴＦＴ２１のゲート電極１３１ａ，１
３１ｂが形成される。ゲート電極１３１ａは、接続孔１
５３ａを介して、Ｎ+ 型拡散層１０５ｂとゲート電極１
１１ａとに接続される。ゲート電極１３１ｂは、接続孔
１５３ｂを介して、ゲート電極１１１ｂとＮ+ 型拡散層
１０５ａとに接続される。
３層の導電体膜であるＮ+ 型の多結晶シリコン膜によ
り、ＴＦＴ１１，ＴＦＴ２１のゲート電極１３１ａ，１
３１ｂが形成される。ゲート電極１３１ａは、接続孔１
５３ａを介して、Ｎ+ 型拡散層１０５ｂとゲート電極１
１１ａとに接続される。ゲート電極１３１ｂは、接続孔
１５３ｂを介して、ゲート電極１１１ｂとＮ+ 型拡散層
１０５ａとに接続される。
【００３３】アルミニウムより高融点の材料からなる第
４層の導電体膜である多結晶シリコン膜により、ＴＦＴ
１１，およびＴＦＴ２１のソース領域であり，かつＶｃ
ｃ１であるＰ+ 型拡散領域１４２ａ，１４２ｂと、ＴＦ
Ｔ１１，ＴＦＴ２１のそれぞれのチャネル領域１４１
ａ，１４１ｂ（図２（ｂ）においてハッチングが施して
ある）と、ＴＦＴ１１，ＴＦＴ２１のドレイン領域であ
るそれぞれのＰ+ 型拡散領域１４３ａ，１４３ｂとが形
成される。ＴＦＴ１１，２１はボトム・ゲート型である
ため、チャネル領域１４１ａ，１４１ｂにオフ・セット
部分を設けることが容易であり、ＴＦＴのチャネル長を
ゲート長より長くして、リーク特性を改善できる。接続
孔１５４ａを介して、Ｐ+ 型拡散領域１４３ａはＮ+ 型
拡散層１０５ａとゲート電極１１１ｂとゲート電極１３
１ｂとに接続される。同様に、接続孔１５４ｂを介し
て、Ｐ+ 型拡散領域１４３ｂはＮ+ 型拡散層１０５ｂと
ゲート電極１１１ａとゲート電極１３１ａとに接続され
る。これら２つの接続孔１４３ａ，１４３ｂはそれぞれ
ゲート電極１３１ｂ，１３１ａに達するものであれた
め、これら２つの接続孔１４３ａ，１４３ｂを設ける位
置は第１の接地配線１２１の有無に左右されない。
４層の導電体膜である多結晶シリコン膜により、ＴＦＴ
１１，およびＴＦＴ２１のソース領域であり，かつＶｃ
ｃ１であるＰ+ 型拡散領域１４２ａ，１４２ｂと、ＴＦ
Ｔ１１，ＴＦＴ２１のそれぞれのチャネル領域１４１
ａ，１４１ｂ（図２（ｂ）においてハッチングが施して
ある）と、ＴＦＴ１１，ＴＦＴ２１のドレイン領域であ
るそれぞれのＰ+ 型拡散領域１４３ａ，１４３ｂとが形
成される。ＴＦＴ１１，２１はボトム・ゲート型である
ため、チャネル領域１４１ａ，１４１ｂにオフ・セット
部分を設けることが容易であり、ＴＦＴのチャネル長を
ゲート長より長くして、リーク特性を改善できる。接続
孔１５４ａを介して、Ｐ+ 型拡散領域１４３ａはＮ+ 型
拡散層１０５ａとゲート電極１１１ｂとゲート電極１３
１ｂとに接続される。同様に、接続孔１５４ｂを介し
て、Ｐ+ 型拡散領域１４３ｂはＮ+ 型拡散層１０５ｂと
ゲート電極１１１ａとゲート電極１３１ａとに接続され
る。これら２つの接続孔１４３ａ，１４３ｂはそれぞれ
ゲート電極１３１ｂ，１３１ａに達するものであれた
め、これら２つの接続孔１４３ａ，１４３ｂを設ける位
置は第１の接地配線１２１の有無に左右されない。
【００３４】Ａ１１，Ａ２１のドレイン領域であるＮ+
型拡散層１０６ａ，１０６ｂにそれぞれ達する接続孔１
５５ａ，１５５ｂを介して、アルミニウム膜からなりＤ
Ｌｍ１１であるデジット線１６１ａ，アルミニウム膜か
らなりＤＬｍ２１であるデジット線１６１ｂは、それぞ
れＮ+ 型拡散層１０６ａ，１０６ｂに接続される。これ
らの接続孔１５５ａ，１５５ｂは、第１の接続配線１２
１の無い領域に設けられる。Ｎ+ 拡散層１０５ａとＮ+
型拡散層１０６ａとに挟まれ，かつ第１のゲート酸化膜
（後述）を介してワード線１１２ａの直下のシリコン基
板の表面にはＡ１１のチャネル領域１０３ａ（図２
（ａ）においてハッチングが施してある）が形成され
る。同様に、Ｎ+ 拡散層１０５ｂとＮ+ 型拡散層１０６
ｂとに挟まれ，かつ第１のゲート酸化膜（後述）を介し
てワード線１１２ｂの直下のシリコン基板の表面にはＡ
２１のチャネル領域１０３ｂ（図２（ｂ）において右下
りのハッチングが施してある）が形成される。
型拡散層１０６ａ，１０６ｂにそれぞれ達する接続孔１
５５ａ，１５５ｂを介して、アルミニウム膜からなりＤ
Ｌｍ１１であるデジット線１６１ａ，アルミニウム膜か
らなりＤＬｍ２１であるデジット線１６１ｂは、それぞ
れＮ+ 型拡散層１０６ａ，１０６ｂに接続される。これ
らの接続孔１５５ａ，１５５ｂは、第１の接続配線１２
１の無い領域に設けられる。Ｎ+ 拡散層１０５ａとＮ+
型拡散層１０６ａとに挟まれ，かつ第１のゲート酸化膜
（後述）を介してワード線１１２ａの直下のシリコン基
板の表面にはＡ１１のチャネル領域１０３ａ（図２
（ａ）においてハッチングが施してある）が形成され
る。同様に、Ｎ+ 拡散層１０５ｂとＮ+ 型拡散層１０６
ｂとに挟まれ，かつ第１のゲート酸化膜（後述）を介し
てワード線１１２ｂの直下のシリコン基板の表面にはＡ
２１のチャネル領域１０３ｂ（図２（ｂ）において右下
りのハッチングが施してある）が形成される。
【００３５】以上の説明からも明らかなように、上記実
施例は、Ａ１１とＡ２１，Ｄ１１とＤ２１，ＴＦＴ１１
とＴＦＴ２１，およびＤＬｍ１１とＤＬｍ２１は、それ
ぞれメモリセルの重心に対して点対称となっている。ま
た、メモリセル内で２本に分岐したＷＬｎ１およびＶｃ
ｃ１もメモリセルの重心に対して点対称となっている。
さらに、接続孔１５１ａと接続孔１５１ｂ，接続孔１５
２ａと接続孔１５２ｂ，接続孔１５３ａと接続孔１５３
ｂ，接続孔１５４ａと接続孔１５４ｂ，および接続孔１
５５ａと接続孔１５５ｂに関しても同様である。対称性
を有するＣＭＯＳ型のメモリセルは、特開平３−１１４
２５６号公報（１９９１年５月１５日公開）（米国特許
第５０７２２８６号公報（１９９１年１２月１０日発
行））に記載されている。上記公報記載の発明は、メモ
リセル内を対称にすることにより、情報を記憶する第１
のノード（第１のドライバトランジスタのドレイン領
域）と第２のノード（第２のドライバトランジスタのド
レイン領域）との寄生容量等を等しくしてノイズマージ
ンを向上させている。本発明は上記公報記載の発明の技
術思想を土台にしている。しかしながら本発明は、新た
な技術思想を付加することにより、上記公報記載の発明
では得られない新たな効果を得るものである。
施例は、Ａ１１とＡ２１，Ｄ１１とＤ２１，ＴＦＴ１１
とＴＦＴ２１，およびＤＬｍ１１とＤＬｍ２１は、それ
ぞれメモリセルの重心に対して点対称となっている。ま
た、メモリセル内で２本に分岐したＷＬｎ１およびＶｃ
ｃ１もメモリセルの重心に対して点対称となっている。
さらに、接続孔１５１ａと接続孔１５１ｂ，接続孔１５
２ａと接続孔１５２ｂ，接続孔１５３ａと接続孔１５３
ｂ，接続孔１５４ａと接続孔１５４ｂ，および接続孔１
５５ａと接続孔１５５ｂに関しても同様である。対称性
を有するＣＭＯＳ型のメモリセルは、特開平３−１１４
２５６号公報（１９９１年５月１５日公開）（米国特許
第５０７２２８６号公報（１９９１年１２月１０日発
行））に記載されている。上記公報記載の発明は、メモ
リセル内を対称にすることにより、情報を記憶する第１
のノード（第１のドライバトランジスタのドレイン領
域）と第２のノード（第２のドライバトランジスタのド
レイン領域）との寄生容量等を等しくしてノイズマージ
ンを向上させている。本発明は上記公報記載の発明の技
術思想を土台にしている。しかしながら本発明は、新た
な技術思想を付加することにより、上記公報記載の発明
では得られない新たな効果を得るものである。
【００３６】略平面図である図３を併せて参照すると、
上記実施例のＳＲＡＭにおける互いに隣接した複数のメ
モリセルに跨がる上記第１の接地配線の形状，およびこ
の第１の接地配線と各種の接続孔との位置関係は、以下
のようになる。
上記実施例のＳＲＡＭにおける互いに隣接した複数のメ
モリセルに跨がる上記第１の接地配線の形状，およびこ
の第１の接地配線と各種の接続孔との位置関係は、以下
のようになる。
【００３７】Ｎ+ 型拡散層１０４ａ，１０４ｂは、それ
ぞれ（ｍ＋１，ｎ）ビットの第２のドライバトランジス
タのソース領域，（ｍ−１，ｎ）ビットの第１のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記２つの接続孔１５２ｂ，１５２ａは、それぞ
れ（ｍ−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界，
（ｍ，ｎ）ビットと（ｍ＋１，ｎ）ビットとの境界に設
けられる。接続孔１５２ｂの近傍において、上記接地配
線１２１は（ｍ−１，ｎ）ビットに延在する。同様に、
接続孔２５２ａの近傍において、上記接地配線１２１は
（ｍ＋１，ｎ）ビットに延在する。
ぞれ（ｍ＋１，ｎ）ビットの第２のドライバトランジス
タのソース領域，（ｍ−１，ｎ）ビットの第１のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記２つの接続孔１５２ｂ，１５２ａは、それぞ
れ（ｍ−１，ｎ）ビットと（ｍ，ｎ）ビットとの境界，
（ｍ，ｎ）ビットと（ｍ＋１，ｎ）ビットとの境界に設
けられる。接続孔１５２ｂの近傍において、上記接地配
線１２１は（ｍ−１，ｎ）ビットに延在する。同様に、
接続孔２５２ａの近傍において、上記接地配線１２１は
（ｍ＋１，ｎ）ビットに延在する。
【００３８】Ａ１１，Ａ２１のドレイン領域であるＮ+
型拡散層１０６ａ，１０６ｂは、それぞれ（ｍ，ｎ＋
１）ビットの第１のアクセストランジスタのドレイン領
域，（ｍ，ｎ−１）ビットの第２のアクセストランジス
タのドレイン領域でもある。第ｎ行に属するビットでの
アクセストランジスタのドレイン領域とデジット線との
接続孔に注目すると、以下のようになる。第ｎ＋１行に
属するビットと第ｎ行に属するビットとの境界線には、
（ｍ−１，ｎ）ビットの第２のアクセストランジスタの
ドレイン領域と第２のデジット線との接続孔，（第１の
アクセストランジスタ（Ａ１１）のドレイン領域と第１
のデジット線（ＤＬｍ１１）との接続孔である）接続孔
１５５ａ，（ｍ−１，ｎ）ビットの第２のアクセストラ
ンジスタのドレイン領域と第２のデジット線との接続
孔，等が設けられる。同様に、第ｎ行に属するビットと
第ｎ−１行に属するビットとの境界線には、（ｍ−１，
ｎ）ビットの第１のアクセストランジスタのドレイン領
域と第１のデジット線との接続孔，（第２のアクセスト
ランジスタ（Ａ２１）のドレイン領域と第２のデジット
線（ＤＬｍ２１）との接続孔である）接続孔１５５ｂ，
（ｍ−１，ｎ）ビットの第１のアクセストランジスタの
ドレイン領域と第１のデジット線との接続孔，等が設け
られる。接続孔１５５ａ，および（ｍ−１，ｎ）ビット
の第２のアクセストランジスタのドレイン領域と第２の
デジット線との接続孔の間隔と、（ｍ−１，ｎ）ビット
の第１のアクセストランジスタのドレイン領域と第１の
デジット線との接続孔，および接続孔１５５ｂの間隔と
が広くなる。
型拡散層１０６ａ，１０６ｂは、それぞれ（ｍ，ｎ＋
１）ビットの第１のアクセストランジスタのドレイン領
域，（ｍ，ｎ−１）ビットの第２のアクセストランジス
タのドレイン領域でもある。第ｎ行に属するビットでの
アクセストランジスタのドレイン領域とデジット線との
接続孔に注目すると、以下のようになる。第ｎ＋１行に
属するビットと第ｎ行に属するビットとの境界線には、
（ｍ−１，ｎ）ビットの第２のアクセストランジスタの
ドレイン領域と第２のデジット線との接続孔，（第１の
アクセストランジスタ（Ａ１１）のドレイン領域と第１
のデジット線（ＤＬｍ１１）との接続孔である）接続孔
１５５ａ，（ｍ−１，ｎ）ビットの第２のアクセストラ
ンジスタのドレイン領域と第２のデジット線との接続
孔，等が設けられる。同様に、第ｎ行に属するビットと
第ｎ−１行に属するビットとの境界線には、（ｍ−１，
ｎ）ビットの第１のアクセストランジスタのドレイン領
域と第１のデジット線との接続孔，（第２のアクセスト
ランジスタ（Ａ２１）のドレイン領域と第２のデジット
線（ＤＬｍ２１）との接続孔である）接続孔１５５ｂ，
（ｍ−１，ｎ）ビットの第１のアクセストランジスタの
ドレイン領域と第１のデジット線との接続孔，等が設け
られる。接続孔１５５ａ，および（ｍ−１，ｎ）ビット
の第２のアクセストランジスタのドレイン領域と第２の
デジット線との接続孔の間隔と、（ｍ−１，ｎ）ビット
の第１のアクセストランジスタのドレイン領域と第１の
デジット線との接続孔，および接続孔１５５ｂの間隔と
が広くなる。
【００３９】さらに、フリップ・フロップ結合を実現す
るための２種類の接続孔（接続孔１５３ａ，１５３ｂ
と、接続孔１５４ａ，１５４ｂ）のうち、第１の接地配
線１２１の無い領域に設ける必要があるのは１種類の接
続孔（接続孔１５３ａ，１５３ｂ）のみとなり、接続孔
１５３ｂを接続孔１５５ａの近傍に，接続孔１５３ａを
接続孔１５５ｂの近傍に配置することが容易となる。こ
のため、第１の接地配線１２１は、接続孔１５２ａの近
傍から（ｍ，ｎ＋１）ビットと（ｍ＋１，ｎ＋１）ビッ
トとの境界の方向へ延在させることが可能となる。同様
に、第１の接地配線１２１は、接続孔１５２ｂの近傍か
ら（ｍ−１，ｎ−１）ビットと（ｍ，ｎ−１）ビットと
の境界の方向へ延在させることが可能となる。結果とし
て、この第１の接地配線１２１は、図示したように、網
目状の形状にすることができる。
るための２種類の接続孔（接続孔１５３ａ，１５３ｂ
と、接続孔１５４ａ，１５４ｂ）のうち、第１の接地配
線１２１の無い領域に設ける必要があるのは１種類の接
続孔（接続孔１５３ａ，１５３ｂ）のみとなり、接続孔
１５３ｂを接続孔１５５ａの近傍に，接続孔１５３ａを
接続孔１５５ｂの近傍に配置することが容易となる。こ
のため、第１の接地配線１２１は、接続孔１５２ａの近
傍から（ｍ，ｎ＋１）ビットと（ｍ＋１，ｎ＋１）ビッ
トとの境界の方向へ延在させることが可能となる。同様
に、第１の接地配線１２１は、接続孔１５２ｂの近傍か
ら（ｍ−１，ｎ−１）ビットと（ｍ，ｎ−１）ビットと
の境界の方向へ延在させることが可能となる。結果とし
て、この第１の接地配線１２１は、図示したように、網
目状の形状にすることができる。
【００４０】シミュレーションのモデルを説明するため
の図４（ａ）とシミュレーションの結果を示すグラフで
ある図４（ｂ）とを参照すると、上記実施例のＳＲＡＭ
における接地配線の抵抗の値のビット依存性は以下のよ
うになる。
の図４（ａ）とシミュレーションの結果を示すグラフで
ある図４（ｂ）とを参照すると、上記実施例のＳＲＡＭ
における接地配線の抵抗の値のビット依存性は以下のよ
うになる。
【００４１】タングステンシリサイド膜で形成された第
１の接地配線１２１は、例えば１６ビット毎に、接続孔
１５６ａおよび接続孔１５６ｂを介して、アルミニウム
膜からなる低抵抗の第２の接地配線１６２ａおよび第２
の接地配線１６２ｂに接続される。これらの第２の接地
配線１６２ａ，１６２ｂは、アルミニウム膜からなるデ
ジット線と平行に設けられる。ドライバトランジスタの
ソース領域と第１の接地配線とを接続する接続孔におけ
る隣接する２つの接続孔の間の第１の接地配線の抵抗値
が、全て等しい（＝Ｒ）とする。第ｎ行に属するビット
についてシミュレーションを行なうが、第ｎ−３行に属
するビットから第ｎ＋３行に属するビットまでの７行の
ビットを考慮して行なう〔図４（ａ）〕。
１の接地配線１２１は、例えば１６ビット毎に、接続孔
１５６ａおよび接続孔１５６ｂを介して、アルミニウム
膜からなる低抵抗の第２の接地配線１６２ａおよび第２
の接地配線１６２ｂに接続される。これらの第２の接地
配線１６２ａ，１６２ｂは、アルミニウム膜からなるデ
ジット線と平行に設けられる。ドライバトランジスタの
ソース領域と第１の接地配線とを接続する接続孔におけ
る隣接する２つの接続孔の間の第１の接地配線の抵抗値
が、全て等しい（＝Ｒ）とする。第ｎ行に属するビット
についてシミュレーションを行なうが、第ｎ−３行に属
するビットから第ｎ＋３行に属するビットまでの７行の
ビットを考慮して行なう〔図４（ａ）〕。
【００４２】（ｍ−１，ｎ）ビットと（ｍ，ｎ）ビット
との境界に設けられたこの接続孔１５２ｂから上記のア
ルミニウム膜からなる第２の接地配線１６２ａ，１６２
ｂまでの第１の接地配線１２１の抵抗値は、ｍの関数
（＝Ｒ（ｍ））となる。これは、接続孔１５２ｂに電圧
Ｖを印加したときの第２の接地配線１６２ａに流れる電
流Ｉ１（ｍ）と第２の接地配線１６２ｂに流れる電流Ｉ
２（ｍ）との和から得られる。このシミュレーションな
結果を、図４（ｂ）に示す。すなわち、Ｒ（１）＝Ｒ
（１６）＝０．５０Ｒ，Ｒ（２）＝Ｒ（１５）＝０．７
２Ｒ，…，Ｒ（４）＝Ｒ（１３）＝０．９３Ｒ，Ｒ
（６）＝Ｒ（１１）＝１．０３Ｒ，Ｒ（８）＝Ｒ（９）
＝１．０７Ｒとなる。従来の結果（図１０（ｂ）参照）
と比較すると、抵抗値が低くなるとともにビット依存性
が少なくなる。このため、ＴＦＴ型のメモリセルの採用
によりセルサイズを縮小しても、読み出しに際してのセ
ンス・アンプによる検出感度が向上するとともに、検出
感度のビット間，およびビット内でのばらつきも低減す
る。
との境界に設けられたこの接続孔１５２ｂから上記のア
ルミニウム膜からなる第２の接地配線１６２ａ，１６２
ｂまでの第１の接地配線１２１の抵抗値は、ｍの関数
（＝Ｒ（ｍ））となる。これは、接続孔１５２ｂに電圧
Ｖを印加したときの第２の接地配線１６２ａに流れる電
流Ｉ１（ｍ）と第２の接地配線１６２ｂに流れる電流Ｉ
２（ｍ）との和から得られる。このシミュレーションな
結果を、図４（ｂ）に示す。すなわち、Ｒ（１）＝Ｒ
（１６）＝０．５０Ｒ，Ｒ（２）＝Ｒ（１５）＝０．７
２Ｒ，…，Ｒ（４）＝Ｒ（１３）＝０．９３Ｒ，Ｒ
（６）＝Ｒ（１１）＝１．０３Ｒ，Ｒ（８）＝Ｒ（９）
＝１．０７Ｒとなる。従来の結果（図１０（ｂ）参照）
と比較すると、抵抗値が低くなるとともにビット依存性
が少なくなる。このため、ＴＦＴ型のメモリセルの採用
によりセルサイズを縮小しても、読み出しに際してのセ
ンス・アンプによる検出感度が向上するとともに、検出
感度のビット間，およびビット内でのばらつきも低減す
る。
【００４３】さらに上記実施例では、第１の接地配線１
２１で覆える領域が広い。図２にも示したように、ＴＦ
Ｔ１１のチャネル領域１４１ａ（特にこれのオフ・セッ
ト部分）とゲート電極１１１ｂとの間，およびＴＦＴ２
１のチャネル領域１４１ｂ（特にこれのオフ・セット部
分）とゲート電極１１１ａとの間は、第１の接地配線１
２１により充分に遮蔽できる。このため、ＳＲＡＭのリ
ーク特性は改善される。なお、デジット線によるＴＦＴ
のチャネル領域への影響は、第４の導電体膜である多結
晶シリコン膜とアルミニウム膜との間の層間絶縁膜の膜
厚を厚くすることで対処しているが、デジット線を第２
層のアルミニウム膜で形成し、第１層のアルミニウム膜
によりＴＦＴのチャネル領域とデジット線の間を遮蔽す
ることも可能である。この場合には、この遮蔽用のアル
ミニウム膜を第２の接地配線とし、第１の接地配線と第
２の接地配線との間の接続孔をメモリセル上で設けるこ
とができる。
２１で覆える領域が広い。図２にも示したように、ＴＦ
Ｔ１１のチャネル領域１４１ａ（特にこれのオフ・セッ
ト部分）とゲート電極１１１ｂとの間，およびＴＦＴ２
１のチャネル領域１４１ｂ（特にこれのオフ・セット部
分）とゲート電極１１１ａとの間は、第１の接地配線１
２１により充分に遮蔽できる。このため、ＳＲＡＭのリ
ーク特性は改善される。なお、デジット線によるＴＦＴ
のチャネル領域への影響は、第４の導電体膜である多結
晶シリコン膜とアルミニウム膜との間の層間絶縁膜の膜
厚を厚くすることで対処しているが、デジット線を第２
層のアルミニウム膜で形成し、第１層のアルミニウム膜
によりＴＦＴのチャネル領域とデジット線の間を遮蔽す
ることも可能である。この場合には、この遮蔽用のアル
ミニウム膜を第２の接地配線とし、第１の接地配線と第
２の接地配線との間の接続孔をメモリセル上で設けるこ
とができる。
【００４４】上記実施例では、上述の構造の第１の接地
配線を設けることにより、ドライバトランジスタのドレ
イン領域とソース領域との間の容量が大きくなる。この
ため、α線耐性，および電源ノイズに対する耐性が向上
するという効果を有する。
配線を設けることにより、ドライバトランジスタのドレ
イン領域とソース領域との間の容量が大きくなる。この
ため、α線耐性，および電源ノイズに対する耐性が向上
するという効果を有する。
【００４５】図２と、ＳＲＡＭの製造方法を説明するた
めの主要工程順の断面図であり図２のＡ−Ａ線での断面
図である図５と、ＳＲＡＭの製造方法を説明するための
主要工程順の断面図であり図２のＢ−Ｂ線での断面図で
ある図１０とを併せて参照すると、上記実施例のＳＲＡ
Ｍの製造方法は、以下のようになる。
めの主要工程順の断面図であり図２のＡ−Ａ線での断面
図である図５と、ＳＲＡＭの製造方法を説明するための
主要工程順の断面図であり図２のＢ−Ｂ線での断面図で
ある図１０とを併せて参照すると、上記実施例のＳＲＡ
Ｍの製造方法は、以下のようになる。
【００４６】まず、Ｐ型のシリコン基板１０１の表面
に、膜厚４００ｎｍ程度のフィールド酸化膜１０７，膜
厚１２ｎｍ程度の第１のゲート酸化膜１０８を形成す
る。接続孔１５１ａ，１５１ｂを形成した後、ＣＶＤ法
等により、第１の導電体膜を形成する。この第１の導電
体膜は、膜厚５０ｎｍ程度のＮ+ 型の多結晶シリコン膜
と膜厚１００ｎｍ程度のタングステンシリサイド膜とを
積層したタングステンポリサイド膜である。タングステ
ンポリサイド膜上に形成した膜厚１００ｎｍ程度のシリ
コン酸化膜（図示せず）をマスクにしてこのタングステ
ンポリサイド膜をパターニングすることにより、ゲート
電極１１１ａ，１１１ｂ，ワード線１１２ａ，１１２ｂ
が形成される。シリコン酸化膜によるサイドウォール
（図示せず）等の形成，Ｎ不純物のイオン注入等を経
て、チャネル領域１０２ａ，１０２ｂ，１０３ａ，１０
３ｂ，ＬＤＤ型のＮ+ 型拡散層１０４ａ，１０４ｂ，１
０５ａ，１０５ｂ，１０６ａ，１０６ｂが形成される。
高温ＣＶＤ法により、膜厚２００ｎｍ程度のシリコン酸
化膜からなる第１の層間絶縁膜１１３が形成される。接
続孔１５２ａ，１５２ｂを形成した後、第２の導電体膜
である膜厚１００ｎｍ程度のタングステンシリサイド膜
が成膜され、この膜がパターニングされ、第１の接地配
線１２１が形成される〔図２（ａ），図９（ａ），図１
０（ａ）〕。
に、膜厚４００ｎｍ程度のフィールド酸化膜１０７，膜
厚１２ｎｍ程度の第１のゲート酸化膜１０８を形成す
る。接続孔１５１ａ，１５１ｂを形成した後、ＣＶＤ法
等により、第１の導電体膜を形成する。この第１の導電
体膜は、膜厚５０ｎｍ程度のＮ+ 型の多結晶シリコン膜
と膜厚１００ｎｍ程度のタングステンシリサイド膜とを
積層したタングステンポリサイド膜である。タングステ
ンポリサイド膜上に形成した膜厚１００ｎｍ程度のシリ
コン酸化膜（図示せず）をマスクにしてこのタングステ
ンポリサイド膜をパターニングすることにより、ゲート
電極１１１ａ，１１１ｂ，ワード線１１２ａ，１１２ｂ
が形成される。シリコン酸化膜によるサイドウォール
（図示せず）等の形成，Ｎ不純物のイオン注入等を経
て、チャネル領域１０２ａ，１０２ｂ，１０３ａ，１０
３ｂ，ＬＤＤ型のＮ+ 型拡散層１０４ａ，１０４ｂ，１
０５ａ，１０５ｂ，１０６ａ，１０６ｂが形成される。
高温ＣＶＤ法により、膜厚２００ｎｍ程度のシリコン酸
化膜からなる第１の層間絶縁膜１１３が形成される。接
続孔１５２ａ，１５２ｂを形成した後、第２の導電体膜
である膜厚１００ｎｍ程度のタングステンシリサイド膜
が成膜され、この膜がパターニングされ、第１の接地配
線１２１が形成される〔図２（ａ），図９（ａ），図１
０（ａ）〕。
【００４７】次に、高温ＣＶＤ法による膜厚１００ｎｍ
程度のシリコン酸化膜とＣＶＤ法による膜厚５００ｎｍ
程度のＢＰＳＧ膜とが堆積され、この積層膜が窒素雰囲
気で８５０℃，２０分の熱処理によりリフローされ、さ
らにエッチバックされて、膜厚２００ｎｍ程度の平坦化
された第２の層間絶縁膜１２２が形成される。接続孔１
５３ａ，１５３ｂを形成した後、第３層の導電体膜であ
る膜厚７０ｎｍ程度のＮ+ 型の多結晶シリコン膜が形成
される。この膜のシート抵抗は数ｋΩ／□である。この
多結晶シリコン膜がパターニングされて、ゲート電極１
３１ａ，１３１ｂが形成される。８００℃の高温ＣＶＤ
法により、膜厚２０ｎｍ程度のシリコン酸化膜からなる
第２のゲート酸化膜１３２が形成される。
程度のシリコン酸化膜とＣＶＤ法による膜厚５００ｎｍ
程度のＢＰＳＧ膜とが堆積され、この積層膜が窒素雰囲
気で８５０℃，２０分の熱処理によりリフローされ、さ
らにエッチバックされて、膜厚２００ｎｍ程度の平坦化
された第２の層間絶縁膜１２２が形成される。接続孔１
５３ａ，１５３ｂを形成した後、第３層の導電体膜であ
る膜厚７０ｎｍ程度のＮ+ 型の多結晶シリコン膜が形成
される。この膜のシート抵抗は数ｋΩ／□である。この
多結晶シリコン膜がパターニングされて、ゲート電極１
３１ａ，１３１ｂが形成される。８００℃の高温ＣＶＤ
法により、膜厚２０ｎｍ程度のシリコン酸化膜からなる
第２のゲート酸化膜１３２が形成される。
【００４８】次に、接続孔１５４ａ，１５４ｂを形成し
た後、膜厚４０ｎｍ程度の非晶質シリコン膜が堆積さ
れ、６００℃，６時間の熱処理により、この非晶質シリ
コン膜が多結晶シリコン膜となる。この多結晶シリコン
膜へのＮ型不純物のイオン注入，この膜のパターニング
により、チャネル領域１４１ａ，１４１ｂ，Ｐ+ 型拡散
領域１４２ａ，１４２ｂ，１４３ａ，１４３ｂ等が形成
される。チャネル領域１４１ａ，１４１ｂは、それぞれ
Ｐ+ 型拡散領域１４３ａ，１４３ｂの方向に延在したオ
フ・セット部分を有している。高温ＣＶＤ法による膜厚
２００ｎｍ程度のシリコン酸化膜とＣＶＤ法による膜厚
６００ｎｍ程度のＢＰＳＧ膜とが堆積され、この積層膜
が窒素雰囲気で８５０℃，２０分の熱処理によりリフロ
ーされ、さらにエッチバックされて、膜厚３００ｎｍ程
度の平坦化された第３の層間絶縁膜１４４が形成され
る。高温ＣＶＤ法によるシリコン酸化膜を形成するの
は、ＢＰＳＧ膜にＴＦＴのチャネル領域１４１ａ，１４
１ｂ，およびＰ+ 型拡散領域１４２ａ，１４２ｂ，１４
３ａ，１４３ｂをＢＰＳＧ膜に直接に接触させないため
である。なおＰ+ 型拡散領域１４２ａ，１４２ｂ，１４
３ａ，１４３ｂの底面には、第２のゲート酸化膜がある
ため、第２の層間絶縁膜１２２とこれらとは直接に接触
しない。接続孔１５５ａ，１５５ｂを形成した後、これ
らの接続孔１５５ａ，１５５ｂにＮ+ 型の多結晶シリコ
ン膜からなるコンタクト・プラグ１４５を形成する。こ
れの形成に際しての熱処理も、窒素雰囲気，８５０℃，
２０分である。バリアメタル層としてのチタニウム膜，
窒化チタニウム膜を成膜した後、膜厚４００ｎｍ程度の
アルミニウム・シリコン・銅−合金膜を成膜し、これら
からなる積層膜をパターニングして、デジット線１６１
ａ，１６１ｂ（および第２の接地配線１６２ａ，１６２
ｂ）が形成される〔図２（ａ），（ｂ），図５（ｂ），
図６（ｂ）〕。
た後、膜厚４０ｎｍ程度の非晶質シリコン膜が堆積さ
れ、６００℃，６時間の熱処理により、この非晶質シリ
コン膜が多結晶シリコン膜となる。この多結晶シリコン
膜へのＮ型不純物のイオン注入，この膜のパターニング
により、チャネル領域１４１ａ，１４１ｂ，Ｐ+ 型拡散
領域１４２ａ，１４２ｂ，１４３ａ，１４３ｂ等が形成
される。チャネル領域１４１ａ，１４１ｂは、それぞれ
Ｐ+ 型拡散領域１４３ａ，１４３ｂの方向に延在したオ
フ・セット部分を有している。高温ＣＶＤ法による膜厚
２００ｎｍ程度のシリコン酸化膜とＣＶＤ法による膜厚
６００ｎｍ程度のＢＰＳＧ膜とが堆積され、この積層膜
が窒素雰囲気で８５０℃，２０分の熱処理によりリフロ
ーされ、さらにエッチバックされて、膜厚３００ｎｍ程
度の平坦化された第３の層間絶縁膜１４４が形成され
る。高温ＣＶＤ法によるシリコン酸化膜を形成するの
は、ＢＰＳＧ膜にＴＦＴのチャネル領域１４１ａ，１４
１ｂ，およびＰ+ 型拡散領域１４２ａ，１４２ｂ，１４
３ａ，１４３ｂをＢＰＳＧ膜に直接に接触させないため
である。なおＰ+ 型拡散領域１４２ａ，１４２ｂ，１４
３ａ，１４３ｂの底面には、第２のゲート酸化膜がある
ため、第２の層間絶縁膜１２２とこれらとは直接に接触
しない。接続孔１５５ａ，１５５ｂを形成した後、これ
らの接続孔１５５ａ，１５５ｂにＮ+ 型の多結晶シリコ
ン膜からなるコンタクト・プラグ１４５を形成する。こ
れの形成に際しての熱処理も、窒素雰囲気，８５０℃，
２０分である。バリアメタル層としてのチタニウム膜，
窒化チタニウム膜を成膜した後、膜厚４００ｎｍ程度の
アルミニウム・シリコン・銅−合金膜を成膜し、これら
からなる積層膜をパターニングして、デジット線１６１
ａ，１６１ｂ（および第２の接地配線１６２ａ，１６２
ｂ）が形成される〔図２（ａ），（ｂ），図５（ｂ），
図６（ｂ）〕。
【００４９】上述の製造方法は、ＳＲＡＭのメモリセル
に関するものであるが、ＳＲＡＭの周辺回路がシリコン
基板表面に形成されたＰチャネルＭＯＳトランジスタを
含むＣＭＯＳで構成される場合、Ｐ型のシリコン基板１
０１の代りに、Ｎ型のシリコン基板を用い、この基板に
Ｎウェル，Ｐウェルを形成し、ＣＭＯＳを形成する。こ
のとき、ＰチャネルＭＯＳトランジスタは、サイドウォ
ール型のＰ+ 型拡散層を有する。
に関するものであるが、ＳＲＡＭの周辺回路がシリコン
基板表面に形成されたＰチャネルＭＯＳトランジスタを
含むＣＭＯＳで構成される場合、Ｐ型のシリコン基板１
０１の代りに、Ｎ型のシリコン基板を用い、この基板に
Ｎウェル，Ｐウェルを形成し、ＣＭＯＳを形成する。こ
のとき、ＰチャネルＭＯＳトランジスタは、サイドウォ
ール型のＰ+ 型拡散層を有する。
【００５０】
【発明の効果】以上説明したように本発明は、第１のア
クセストランジスタと第２のアクセストランジスタとが
メモリセル内の同一基準点（このメモリセルの重心）に
対して点対称の位置に配置されるこのにより、第１のア
クセストランジスタのドレイン領域と第１のデジット線
との接続孔（第１のデジット接続孔）と、第２のアクセ
ストランジスタのドレイン領域と第２のデジット線との
接続孔（第２のデジット接続孔）とがこの重心に対して
点対称の位置に配置される。従来、例えば（ｍ−１，
ｎ）ビットの第１のデジット接続孔，（ｍ−１，ｎ）ビ
ットの第２のデジット接続孔，（ｍ，ｎ）ビットの第１
のデジット接続孔，（ｍ，ｎ）ビットの第２のデジット
接続孔，（ｍ＋１，ｎ）ビットの第１のデジット接続
孔，および（ｍ＋１，ｎ）ビットの第２のデジット接続
孔は第ｎ行に属するビットと第ｎ＋１行に属するビット
との境界に一列に設けられていた。ここでは、（ｍ−
１，ｎ）ビットの第１のデジット接続孔，（ｍ，ｎ）ビ
ットの第１のデジット接続孔，および（ｍ＋１，ｎ）ビ
ットの第１のデジット接続孔は第ｎ行に属するビットと
第ｎ＋１行に属するビットとの境界に一列に設けられ、
（ｍ−１，ｎ）ビットの第２のデジット接続孔，（ｍ，
ｎ）ビットの第２のデジット接続孔，および（ｍ＋１，
ｎ）ビットの第２のデジット接続孔は第ｎ−１行に属す
るビットと第ｎ行に属するビットとの境界に一列に設け
られる。このため、１列に配置された２つのデジット接
続孔の間隔はセルサイズを大きくすることなしに広くで
き、この間に上記第１の接地配線を設けることが可能に
なる。一対のドライバトランジスタとＴＦＴからなる一
対のロードトランジスタとによる一対のＣＭＯＳインバ
ータ，およびこの一対のＣＭＯＳインバートのフリップ
・フロップ結合を得るための複数の接続孔も、同様にこ
の重心に対してそれぞれ点対称に分散して配置でき、か
つ、第１のデジット接続孔と第２のデジット接続孔との
近傍にそれぞれ分散して配置できる。
クセストランジスタと第２のアクセストランジスタとが
メモリセル内の同一基準点（このメモリセルの重心）に
対して点対称の位置に配置されるこのにより、第１のア
クセストランジスタのドレイン領域と第１のデジット線
との接続孔（第１のデジット接続孔）と、第２のアクセ
ストランジスタのドレイン領域と第２のデジット線との
接続孔（第２のデジット接続孔）とがこの重心に対して
点対称の位置に配置される。従来、例えば（ｍ−１，
ｎ）ビットの第１のデジット接続孔，（ｍ−１，ｎ）ビ
ットの第２のデジット接続孔，（ｍ，ｎ）ビットの第１
のデジット接続孔，（ｍ，ｎ）ビットの第２のデジット
接続孔，（ｍ＋１，ｎ）ビットの第１のデジット接続
孔，および（ｍ＋１，ｎ）ビットの第２のデジット接続
孔は第ｎ行に属するビットと第ｎ＋１行に属するビット
との境界に一列に設けられていた。ここでは、（ｍ−
１，ｎ）ビットの第１のデジット接続孔，（ｍ，ｎ）ビ
ットの第１のデジット接続孔，および（ｍ＋１，ｎ）ビ
ットの第１のデジット接続孔は第ｎ行に属するビットと
第ｎ＋１行に属するビットとの境界に一列に設けられ、
（ｍ−１，ｎ）ビットの第２のデジット接続孔，（ｍ，
ｎ）ビットの第２のデジット接続孔，および（ｍ＋１，
ｎ）ビットの第２のデジット接続孔は第ｎ−１行に属す
るビットと第ｎ行に属するビットとの境界に一列に設け
られる。このため、１列に配置された２つのデジット接
続孔の間隔はセルサイズを大きくすることなしに広くで
き、この間に上記第１の接地配線を設けることが可能に
なる。一対のドライバトランジスタとＴＦＴからなる一
対のロードトランジスタとによる一対のＣＭＯＳインバ
ータ，およびこの一対のＣＭＯＳインバートのフリップ
・フロップ結合を得るための複数の接続孔も、同様にこ
の重心に対してそれぞれ点対称に分散して配置でき、か
つ、第１のデジット接続孔と第２のデジット接続孔との
近傍にそれぞれ分散して配置できる。
【００５１】その結果、上記第１の接地配線は網目状の
形状を有し、特定デジット接続孔から第２の接地配線ま
でのこの第１の接地配線の抵抗の値は、低くなり，かつ
別のデジット接続孔から第２の接地配線までのこの第１
の接地配線の抵抗の値との差も小さくなる。このため、
ＴＦＴ型のメモリセルによりセルサイズの縮小が容易で
あるにもかかわらず、読み出しの検出感度は向上し、さ
らに、メモリセル間，および同一メモリセル内における
読み出しの検出感度の差は少なくなる。
形状を有し、特定デジット接続孔から第２の接地配線ま
でのこの第１の接地配線の抵抗の値は、低くなり，かつ
別のデジット接続孔から第２の接地配線までのこの第１
の接地配線の抵抗の値との差も小さくなる。このため、
ＴＦＴ型のメモリセルによりセルサイズの縮小が容易で
あるにもかかわらず、読み出しの検出感度は向上し、さ
らに、メモリセル間，および同一メモリセル内における
読み出しの検出感度の差は少なくなる。
【００５２】また、ＣＭＯＳインバータ，フリップ・フ
ロップ結合のための複数種類の接続孔と第１の接続配線
との間隔による制約も緩和され、ＴＦＴからなる第１，
第２のロードトランジスタのチャネル領域と、第２，第
１のドライバトランジスタのゲート電極との間を、それ
ぞれ上記第１の接地配線により遮蔽することが可能にな
る。これにより、これらのＴＦＴのリーク特性は良くな
り、リーク特性の優れたメモリセルを有するＳＲＡＭが
実現する。
ロップ結合のための複数種類の接続孔と第１の接続配線
との間隔による制約も緩和され、ＴＦＴからなる第１，
第２のロードトランジスタのチャネル領域と、第２，第
１のドライバトランジスタのゲート電極との間を、それ
ぞれ上記第１の接地配線により遮蔽することが可能にな
る。これにより、これらのＴＦＴのリーク特性は良くな
り、リーク特性の優れたメモリセルを有するＳＲＡＭが
実現する。
【図１】本発明の一実施例のＳＲＡＭの（ｍ，ｎ）ビッ
トのメモリセルの等価回路図である。
トのメモリセルの等価回路図である。
【図２】上記実施例のＳＲＡＭの（ｍ，ｎ）ビットのメ
モリセルを説明するための略平面図である。
モリセルを説明するための略平面図である。
【図３】上記実施例のＳＲＡＭの接地配線の形状を説明
するための略平面図である。
するための略平面図である。
【図４】上記実施例の効果を説明するための図であり、
分図（ａ）は上記実施例の接地配線のシミュレションの
モデルを説明するための略図であり、分図（ｂ）はこの
シミュレーションの結果を示すグラフである。
分図（ａ）は上記実施例の接地配線のシミュレションの
モデルを説明するための略図であり、分図（ｂ）はこの
シミュレーションの結果を示すグラフである。
【図５】上記実施例のＳＲＡＭの製造方法を説明するた
めの主要工程順の断面図であり、図２のＡ−Ａ線での断
面図である。
めの主要工程順の断面図であり、図２のＡ−Ａ線での断
面図である。
【図６】上記実施例のＳＲＡＭの製造方法を説明するた
めの主要工程順の断面図であり、図２のＢ−Ｂ線での断
面図である。
めの主要工程順の断面図であり、図２のＢ−Ｂ線での断
面図である。
【図７】従来のＳＲＡＭの（ｍ，ｎ）ビットのメモリセ
ルの等価回路図である。
ルの等価回路図である。
【図８】従来のＳＲＡＭの（ｍ，ｎ）ビットのメモリセ
ルを説明するための略平面図である。
ルを説明するための略平面図である。
【図９】従来のＳＲＡＭの接地配線の形状を説明するた
めの略平面図である。
めの略平面図である。
【図１０】従来のＳＲＡＭの問題点を説明するための図
であり、分図（ａ）は従来のＳＲＡＭの接地配線の抵抗
値をシミュレションするためのモデルの略図であり、分
図（ｂ）はこのシミュレーションの結果を示すグラフで
ある。
であり、分図（ａ）は従来のＳＲＡＭの接地配線の抵抗
値をシミュレションするためのモデルの略図であり、分
図（ｂ）はこのシミュレーションの結果を示すグラフで
ある。
１０１ Ｐ型のシリコン基板 １０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１４１ａ，
１４１ｂ，２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，
２３１ａ，２３１ｂ チャネル領域 １０４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６ａ，
１０６ｂ，２０４ａ，２０４ｂ，２０５ａ，２０５ｂ，
２０５ｃ，２０６ａ，２０６ｂ Ｎ+ 拡散層 １０７ フィールド酸化膜 １０８，１３２ ゲート酸化膜 １１１ａ，１１１ｂ，１３１ａ，１３１ｂ，２１１ａ，
２１１ｂ，２４１ａ，２４１ｂ ゲート電極 １１２ａ，１１２ｂ，２１２ ワード線 １１３，１２２，１３２ 層間絶縁膜 １２１，１６２ａ，１６２ｂ，２２２，２２２ａ，２６
１ａ，２６２ｂ 接地配線 １４２ａ，１４２ｂ，１４３ａ，１４３ｂ，２３２ａ，
２３２ｂ，２３３ａ，２３３ｂ Ｐ+ 型拡散領域 １４４ コンタクト・プラグ １５１ａ，１５１ｂ，１５２ａ，１５２ｂ，１５３ａ，
１５３ｂ，１５４ａ，１５４ｂ，１５５ａ，１５５ｂ，
１５６ａ，１５６ｂ，２５１ａ，２５１ｂ，２５２ａ，
２５２ｂ，２５３ａ，２５３ｂ，２５４ａ，２５４ｂ，
２５５ａ，２５５ｂ，２５６ａ，２５６ｂ 接続孔 １６１ａ，１６１ｂ，２６１ａ，２６１ｂ デジット
線 Ａ１１，Ａ２１，Ａ１２，Ａ２２ アクセストランジ
スタ Ｄ１１，Ｄ２１，Ｄ１２，Ｄ２２ ドライバトランジ
スタ ＴＦＴ１１，ＴＦＴ２１，ＴＦＴ１２，ＴＦＴ２２
ロードトランジスタ ＷＬｎ１，ＷＬｎ２ ワード線 ＤＬｍ１１，ＤＬｍ２１，ＤＬｍ１２，ＤＬｍ２２
デジット線 Ｖｃｃ１，Ｖｃｃ２ 電源配線 ＧＮＤ１，ＧＮＤ２ 接地配線
１４１ｂ，２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，
２３１ａ，２３１ｂ チャネル領域 １０４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６ａ，
１０６ｂ，２０４ａ，２０４ｂ，２０５ａ，２０５ｂ，
２０５ｃ，２０６ａ，２０６ｂ Ｎ+ 拡散層 １０７ フィールド酸化膜 １０８，１３２ ゲート酸化膜 １１１ａ，１１１ｂ，１３１ａ，１３１ｂ，２１１ａ，
２１１ｂ，２４１ａ，２４１ｂ ゲート電極 １１２ａ，１１２ｂ，２１２ ワード線 １１３，１２２，１３２ 層間絶縁膜 １２１，１６２ａ，１６２ｂ，２２２，２２２ａ，２６
１ａ，２６２ｂ 接地配線 １４２ａ，１４２ｂ，１４３ａ，１４３ｂ，２３２ａ，
２３２ｂ，２３３ａ，２３３ｂ Ｐ+ 型拡散領域 １４４ コンタクト・プラグ １５１ａ，１５１ｂ，１５２ａ，１５２ｂ，１５３ａ，
１５３ｂ，１５４ａ，１５４ｂ，１５５ａ，１５５ｂ，
１５６ａ，１５６ｂ，２５１ａ，２５１ｂ，２５２ａ，
２５２ｂ，２５３ａ，２５３ｂ，２５４ａ，２５４ｂ，
２５５ａ，２５５ｂ，２５６ａ，２５６ｂ 接続孔 １６１ａ，１６１ｂ，２６１ａ，２６１ｂ デジット
線 Ａ１１，Ａ２１，Ａ１２，Ａ２２ アクセストランジ
スタ Ｄ１１，Ｄ２１，Ｄ１２，Ｄ２２ ドライバトランジ
スタ ＴＦＴ１１，ＴＦＴ２１，ＴＦＴ１２，ＴＦＴ２２
ロードトランジスタ ＷＬｎ１，ＷＬｎ２ ワード線 ＤＬｍ１１，ＤＬｍ２１，ＤＬｍ１２，ＤＬｍ２２
デジット線 Ｖｃｃ１，Ｖｃｃ２ 電源配線 ＧＮＤ１，ＧＮＤ２ 接地配線
Claims (5)
- 【請求項１】 Ｐチャネル型のＴＦＴからなる第１およ
び第２のロードトランジスタと、シリコン基板の表面に
形成されたＮチャネルＭＯＳトランジスタからなる第１
および第２のドライバトランジスタと、前記シリコン基
板の表面に形成されたＮチャネルＭＯＳトランジスタか
らなる第１および第２のアクセストランジスタと、ワー
ド線と、第１および第２のデジット線と、電源配線と、
第１の接地配線とにより１つのスタティック型のメモリ
セルが構成され、アルミニウムより高融点の材料からな
る第１の導電体膜により前記第１および第２のドライバ
トランジスタのゲート電極と前記ワード線を兼る前記第
１および第２のアクセストランジスタのゲート電極とが
形成され、アルミニウムより高融点の材料からなる第２
の導電体膜により前記メモリセル内における前記第１の
接地配線が形成され、かつ前記第１の接地配線は前記メ
モリセル外の所定領域においてアルミニウム膜からなる
第２の接地配線に接続され、アルミニウムより高融点の
材料からなる第３の導電体膜並びにアルミニウムより高
融点の材料からなる第４の導電体膜により前記第１およ
び第２のロードトランジスタが形成された半導体記憶装
置において、 前記ワード線が前記メモリセル内において前記第１のア
クセストランジスタの前記ゲート電極を兼る第１のワー
ド線と前記第２のアクセストランジスタの前記ゲート電
極を兼る第２のワード線とに分岐して前記メモリセル外
の所定位置において前記第１のワード線と前記第２のワ
ード線とが接続し、前記電源配線が前記メモリセル内に
おいて前記第１のロードトランジスタのソース領域を兼
ねる第１の電源配線と前記第２のロードトランジスタの
ソース領域を兼ねる第２の電源配線とに分岐して前記メ
モリセル外の所定位置において前記第１の電源配線と前
記第２の電源配線とが接続し、前記第１のロードトラン
ジスタと前記第２のロードトランジスタ、前記第１のド
ライバトランジスタと前記第２のドライバトランジス
タ、および前記第１のアクセストランジスタと前記第２
のアクセストランジスタが、前記メモリセル内の同一基
準点に対してそれぞれ点対称の位置に配置されるととも
に、 前記第１の接地配線が前記第１，第２のデジット線と平
行な方向、および前記ワード線と平行な方向にそれぞれ
延在し、網目状の形状を有することを特徴とする半導体
記憶装置。 - 【請求項２】 前記第１，および第２のロードトランジ
スタのそれぞれのチャネル領域と、前記第２，および第
１のドライバトランジスタのそれぞれのゲート電極との
間には、前記第１の接地配線が設けられていることを併
せて特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１の接地配線が、高融点金属，シ
リサイド，あるいはポリサイドにより形成されることを
特徴とする請求項１，もしくは請求項２記載の半導体記
憶装置。 - 【請求項４】 前記第１，および第２のＴＦＴがボトム
・ゲート型であることと、前記第３の導電体膜がＮ型の
多結晶シリコン膜であることとを併せて特徴とする請求
項１，請求項２，もしくは請求項３記載の半導体記憶装
置。 - 【請求項５】 前記第１，および第２のＴＦＴのチャネ
ル領域が、それぞれ前記第１，および第２のＴＦＴのド
レイン領域方向に延在したオフ・セット部分を有するこ
とを特徴とする請求項４記載の半導体記憶装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13453491 | 1991-06-06 | ||
| JP3-172849 | 1991-07-15 | ||
| JP17284991 | 1991-07-15 | ||
| JP3-134534 | 1991-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283652A JPH05283652A (ja) | 1993-10-29 |
| JP2914010B2 true JP2914010B2 (ja) | 1999-06-28 |
Family
ID=26468627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141229A Expired - Fee Related JP2914010B2 (ja) | 1991-06-06 | 1992-06-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5334863A (ja) |
| JP (1) | JP2914010B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5348903A (en) * | 1992-09-03 | 1994-09-20 | Motorola Inc. | Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines |
| JP3813638B2 (ja) * | 1993-01-14 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP2682393B2 (ja) * | 1993-08-13 | 1997-11-26 | 日本電気株式会社 | スタティック形半導体記憶装置 |
| JPH07176633A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | Ｃｍｏｓ型スタティックメモリ |
| JP3592386B2 (ja) * | 1994-11-22 | 2004-11-24 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5675185A (en) * | 1995-09-29 | 1997-10-07 | International Business Machines Corporation | Semiconductor structure incorporating thin film transistors with undoped cap oxide layers |
| JP3824343B2 (ja) * | 1996-03-29 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
| JP3134927B2 (ja) * | 1998-05-01 | 2001-02-13 | 日本電気株式会社 | 半導体装置及びｓｒａｍセルの製造方法 |
| JP3433738B2 (ja) * | 2001-05-16 | 2003-08-04 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| US11201160B2 (en) * | 2018-11-28 | 2021-12-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device including multiple conductive line layers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132771A (en) * | 1985-12-27 | 1992-07-21 | Hitachi, Ltd. | Semiconductor memory device having flip-flop circuits |
| JP2653811B2 (ja) * | 1988-02-09 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
-
1992
- 1992-06-02 JP JP4141229A patent/JP2914010B2/ja not_active Expired - Fee Related
- 1992-06-08 US US07/895,034 patent/US5334863A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05283652A (ja) | 1993-10-29 |
| US5334863A (en) | 1994-08-02 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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