JP2914010B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2914010B2 JP2914010B2 JP4141229A JP14122992A JP2914010B2 JP 2914010 B2 JP2914010 B2 JP 2914010B2 JP 4141229 A JP4141229 A JP 4141229A JP 14122992 A JP14122992 A JP 14122992A JP 2914010 B2 JP2914010 B2 JP 2914010B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Thin Film Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に負荷素子がPチャネル型のTFT(Thin Fi
lm Transistor)からなるMOSスタティ
ック型の半導体記憶装置に関する。
特に負荷素子がPチャネル型のTFT(Thin Fi
lm Transistor)からなるMOSスタティ
ック型の半導体記憶装置に関する。
【0002】
【従来の技術】MOSスタティック型の半導体記憶装置
(以下SRAMとする)のメモリセルには、高負荷抵抗
型のメモリセルとCMOS型のメモリセルとがある。高
負荷抵抗型のメモリセルは、一対の高負荷抵抗素子と、
NチャネルMOSトランジスタからなる一対のドライバ
トランジスタと、NチャネルMOSトランジスタからな
る一対のアクセストランジスタとから構成される。高負
荷抵抗素子の各々の一端は電源配線に接続され、それら
高負荷抵抗素子の他端はそれぞれドライバトランジスタ
に接続され、それらドライバトランジスタの各々のソー
ス領域は接地配線に接続される。一対のドライバトラン
ジスタは、フリップ・フロップ結合される。上記の一対
のアクセストランジスタのソース領域はそれらドライバ
トランジスタのドレイン領域にそれぞれ接続され、それ
らアクセストランジスタのゲート電極にワード線が接続
され、一対のデジット線がそれらアクセストランジスタ
のドレイン領域にそれぞれ接続される。
(以下SRAMとする)のメモリセルには、高負荷抵抗
型のメモリセルとCMOS型のメモリセルとがある。高
負荷抵抗型のメモリセルは、一対の高負荷抵抗素子と、
NチャネルMOSトランジスタからなる一対のドライバ
トランジスタと、NチャネルMOSトランジスタからな
る一対のアクセストランジスタとから構成される。高負
荷抵抗素子の各々の一端は電源配線に接続され、それら
高負荷抵抗素子の他端はそれぞれドライバトランジスタ
に接続され、それらドライバトランジスタの各々のソー
ス領域は接地配線に接続される。一対のドライバトラン
ジスタは、フリップ・フロップ結合される。上記の一対
のアクセストランジスタのソース領域はそれらドライバ
トランジスタのドレイン領域にそれぞれ接続され、それ
らアクセストランジスタのゲート電極にワード線が接続
され、一対のデジット線がそれらアクセストランジスタ
のドレイン領域にそれぞれ接続される。
【0003】CMOS型のメモリセルは、PチャネルM
OSトランジスタからなる一対のロードトランジスタ
と、NチャネルMOSトランジスタからなる一対のドラ
イバトランジスタと、NチャネルMOSトランジスタか
らなる一対のアクセストランジスタとから構成される。
これら2つのロードトランジスタとこれら2つのドライ
バトランジスタとから構成された一対のCMOSインバ
ータがフリップ・フロップ結合する。このCMOSイン
バータは、ロードトランジスタのドレイン領域とドライ
バトランジスタのドレイン領域とが接続し、ロードトラ
ンジスタのゲート電極とドライバトランジスタのゲート
電極とが接続し、ロードトランジスタのソース領域が電
源配線に接続し、ドライバトランジスタのソース領域が
接地配線に接続する。それぞれのアクセストランジスタ
のソース領域,ドレイン領域,およびゲート電極の接続
関係は、上記高負荷抵抗型のメモリセルと同じである。
OSトランジスタからなる一対のロードトランジスタ
と、NチャネルMOSトランジスタからなる一対のドラ
イバトランジスタと、NチャネルMOSトランジスタか
らなる一対のアクセストランジスタとから構成される。
これら2つのロードトランジスタとこれら2つのドライ
バトランジスタとから構成された一対のCMOSインバ
ータがフリップ・フロップ結合する。このCMOSイン
バータは、ロードトランジスタのドレイン領域とドライ
バトランジスタのドレイン領域とが接続し、ロードトラ
ンジスタのゲート電極とドライバトランジスタのゲート
電極とが接続し、ロードトランジスタのソース領域が電
源配線に接続し、ドライバトランジスタのソース領域が
接地配線に接続する。それぞれのアクセストランジスタ
のソース領域,ドレイン領域,およびゲート電極の接続
関係は、上記高負荷抵抗型のメモリセルと同じである。
【0004】高負荷抵抗型のメモリセルにおいて高抵抗
負荷素子として多結晶シリコン膜を用いる場合、この高
抵抗負荷素子は絶縁膜を介してドライバトランジスタ等
の上部に設けられることと、CMOS型のメモリセルに
較べて接続点の数が少ないこととから、メモリセルの面
積はCMOS型のメモリセルの面積より小さくなる。す
なわち、高負荷抵抗型のメモリセルは、メモリセルの面
積(セルサイズ)の縮小に有利である。一方、CMOS
型のメモリセルは、高負荷抵抗型のメモリセルに較べ
て、ON電流に対するOFF電流の値が小さくなるとい
う利点がある。すなわち、スタンバイ電流は、CMOS
型のメモリセルの方が少なくなる。近年、SRAMは電
子手帳やゲーム機器等のバックアップメモリとして注目
されている。バックアップ電源としては電池が使用さ
れ、これらのメモリは1.5〜3Vの低電圧電源で使用
され、スタンバイ電流が少ないことが重要となる。CM
OS型のメモリセルの面積を縮小する目的から、ロード
トランジスタ用のPチャネルMOSトランジスタとして
TFT(以下、このようなメモリセルをTFT型のメモ
リセルと呼ぶ)が採用されつつある。
負荷素子として多結晶シリコン膜を用いる場合、この高
抵抗負荷素子は絶縁膜を介してドライバトランジスタ等
の上部に設けられることと、CMOS型のメモリセルに
較べて接続点の数が少ないこととから、メモリセルの面
積はCMOS型のメモリセルの面積より小さくなる。す
なわち、高負荷抵抗型のメモリセルは、メモリセルの面
積(セルサイズ)の縮小に有利である。一方、CMOS
型のメモリセルは、高負荷抵抗型のメモリセルに較べ
て、ON電流に対するOFF電流の値が小さくなるとい
う利点がある。すなわち、スタンバイ電流は、CMOS
型のメモリセルの方が少なくなる。近年、SRAMは電
子手帳やゲーム機器等のバックアップメモリとして注目
されている。バックアップ電源としては電池が使用さ
れ、これらのメモリは1.5〜3Vの低電圧電源で使用
され、スタンバイ電流が少ないことが重要となる。CM
OS型のメモリセルの面積を縮小する目的から、ロード
トランジスタ用のPチャネルMOSトランジスタとして
TFT(以下、このようなメモリセルをTFT型のメモ
リセルと呼ぶ)が採用されつつある。
【0005】TFT型のメモリセルを有するSRAMで
は、1つのメモリセルに接続する電源配線,接地配線,
ワード線,および一対のデジット線の形成と、1つのメ
モリセルを構成素子である4つのNチャネルMOSトラ
ンジスタ,および2つのPチャネル型のTFTの形成
と、これらトランジスタ間の相互接続と、これらトラン
ジスタとこれら配線との間の接続とが、複数層の導電体
膜等によりなされている。それぞれの配線および構成素
子の構成,およびそれぞれの接続等を何により行なうか
の選択肢は多数あるが、一般的な構成は、以下のように
なっている。
は、1つのメモリセルに接続する電源配線,接地配線,
ワード線,および一対のデジット線の形成と、1つのメ
モリセルを構成素子である4つのNチャネルMOSトラ
ンジスタ,および2つのPチャネル型のTFTの形成
と、これらトランジスタ間の相互接続と、これらトラン
ジスタとこれら配線との間の接続とが、複数層の導電体
膜等によりなされている。それぞれの配線および構成素
子の構成,およびそれぞれの接続等を何により行なうか
の選択肢は多数あるが、一般的な構成は、以下のように
なっている。
【0006】これらのNチャネルMOSトランジスタは
それぞれシリコン基板の表面に形成され、これらトラン
ジスタのそれぞれのゲート電極,およびワード線は第1
層の導電体膜で形成される。接地配線はドライバトラン
ジスタのソース領域と接続するため、および同一のメモ
リセル内での上記ゲート電極,およびワード線との交
差,並びにTFTとこれらのNチャネルMOSトランジ
スタとの間の接続配線との交差を避けるため、第2層の
導電体膜で形成される。第3層および第4層の導電体膜
によりTFTが形成される。これら第1層,および第2
層の導電体膜は、それぞれN+ 型の多結晶シリコン膜,
あるいは高融点金属膜,あるいはシリサイド膜,あるい
はポリサイド膜である。第3層,および第4層の導電体
膜の一方により、TFTのゲート電極が形成される。こ
の導電体膜は、P+ 型の多結晶シリコン膜,あるいはN
+ 型の多結晶シリコン膜,あるいは高融点金属膜,ある
いはシリサイド膜,あるいはポリサイド膜である。第3
層,および第4層の導電体膜の他方により、TFTのソ
ース領域を兼ねた電源配線,ドレイン領域,およびチャ
ネル領域が形成される。この導電体膜は多結晶シリコン
膜からなり、チャネル領域以外はP+ 型の多結晶シリコ
ン膜となっている。上記第1層,第2層,第3層,およ
び第4層の導電体膜は、アルミニウムより高融点の材料
からなる。デジット線はアルミニウム膜により形成され
る。
それぞれシリコン基板の表面に形成され、これらトラン
ジスタのそれぞれのゲート電極,およびワード線は第1
層の導電体膜で形成される。接地配線はドライバトラン
ジスタのソース領域と接続するため、および同一のメモ
リセル内での上記ゲート電極,およびワード線との交
差,並びにTFTとこれらのNチャネルMOSトランジ
スタとの間の接続配線との交差を避けるため、第2層の
導電体膜で形成される。第3層および第4層の導電体膜
によりTFTが形成される。これら第1層,および第2
層の導電体膜は、それぞれN+ 型の多結晶シリコン膜,
あるいは高融点金属膜,あるいはシリサイド膜,あるい
はポリサイド膜である。第3層,および第4層の導電体
膜の一方により、TFTのゲート電極が形成される。こ
の導電体膜は、P+ 型の多結晶シリコン膜,あるいはN
+ 型の多結晶シリコン膜,あるいは高融点金属膜,ある
いはシリサイド膜,あるいはポリサイド膜である。第3
層,および第4層の導電体膜の他方により、TFTのソ
ース領域を兼ねた電源配線,ドレイン領域,およびチャ
ネル領域が形成される。この導電体膜は多結晶シリコン
膜からなり、チャネル領域以外はP+ 型の多結晶シリコ
ン膜となっている。上記第1層,第2層,第3層,およ
び第4層の導電体膜は、アルミニウムより高融点の材料
からなる。デジット線はアルミニウム膜により形成され
る。
【0007】デジット線がアルミニウム膜により形成さ
れるのは、以下の理由による。一般に、上記4種類の配
線に流れる電流値は接地配線が最大であり、次にデジッ
ト線,電源配線となり、ワード線にはほとんど流れな
い。デジット線は信号線であり、センス・アンプにより
この信号を検出するため、デジット線は特に低抵抗であ
ることが要求される。このため、デジット線はアルミニ
ウム膜等の低抵抗の材料で形成されるのが一般的であ
る。
れるのは、以下の理由による。一般に、上記4種類の配
線に流れる電流値は接地配線が最大であり、次にデジッ
ト線,電源配線となり、ワード線にはほとんど流れな
い。デジット線は信号線であり、センス・アンプにより
この信号を検出するため、デジット線は特に低抵抗であ
ることが要求される。このため、デジット線はアルミニ
ウム膜等の低抵抗の材料で形成されるのが一般的であ
る。
【0008】接地配線がアルミニウム膜により形成され
ないのは、以下の理由による。デジット線は、一定方向
に概略平行に高密度で設けられており、上記の一対のデ
ジット線の間隔はセルサイズを規定する一因となる。例
えば接地配線をアルミニウム膜で構成すると、この一対
のデジット線の間隔を広げることになり、セルサイズが
大きくなり、半導体装置の微細化の動向と対立すること
になる。
ないのは、以下の理由による。デジット線は、一定方向
に概略平行に高密度で設けられており、上記の一対のデ
ジット線の間隔はセルサイズを規定する一因となる。例
えば接地配線をアルミニウム膜で構成すると、この一対
のデジット線の間隔を広げることになり、セルサイズが
大きくなり、半導体装置の微細化の動向と対立すること
になる。
【0009】上述した構造のTFT型のメモリセルを有
するSRAMは、例えば特開平1−202858号公報
に記載されている。SRAMの(m,n)ビットのメモ
リセルの等価回路図である図7を参照すると、上記公報
記載のSRAMのメモリセルの回路構成は、以下のよに
なる。(m,n)ビットのメモリセルは、NチャネルM
OSトランジスタからなる第1のアクセストランジスタ
(A12),第2のアクセストランジスタ(A22)
と、NチャネルMOSトランジスタからなる第1のドラ
イバトランジスタ(D12),第2のドライバトランジ
スタ(D22)と、ロードトランジスタであるPチャネ
ル型の第1のTFT(TFT12),第2のTFT(T
FT22)と、第m列の第1のデジット線(DLm1
2),第2のデジット線(DLm22)と、第n行のワ
ード線(WLn2)と、電源配線(Vcc2)と、接地
配線(GND2)とから構成される。WLn2はA1
2,A22のそれぞれのゲート電極に接続され、DLm
12,DLm22はそれぞれA12,A22のドレイン
領域に接続される。TFT12とD12とにより第1の
CMOSインバータが構成され、TFT22とD22と
により第2のCMOSインバータが構成され、第1のC
MOSインバータと第2のCMOSインバータとがフリ
ップ・フロップ結合をなしている。Vcc2はTFT1
2,TFT22のそれぞれのソース領域に接続され、G
ND2はD12,D22のそれぞれのソース領域に接続
される。A12のソース領域はD12のドレイン領域に
接続され、A22のソース領域はD22のドレイン領域
に接続される。TFT12のドレイン領域とD12のド
レイン領域との間,およびTFT22のドレイン領域と
D22のドレイン領域との間には、それぞれP−N接合
によるダイオードが形成される。
するSRAMは、例えば特開平1−202858号公報
に記載されている。SRAMの(m,n)ビットのメモ
リセルの等価回路図である図7を参照すると、上記公報
記載のSRAMのメモリセルの回路構成は、以下のよに
なる。(m,n)ビットのメモリセルは、NチャネルM
OSトランジスタからなる第1のアクセストランジスタ
(A12),第2のアクセストランジスタ(A22)
と、NチャネルMOSトランジスタからなる第1のドラ
イバトランジスタ(D12),第2のドライバトランジ
スタ(D22)と、ロードトランジスタであるPチャネ
ル型の第1のTFT(TFT12),第2のTFT(T
FT22)と、第m列の第1のデジット線(DLm1
2),第2のデジット線(DLm22)と、第n行のワ
ード線(WLn2)と、電源配線(Vcc2)と、接地
配線(GND2)とから構成される。WLn2はA1
2,A22のそれぞれのゲート電極に接続され、DLm
12,DLm22はそれぞれA12,A22のドレイン
領域に接続される。TFT12とD12とにより第1の
CMOSインバータが構成され、TFT22とD22と
により第2のCMOSインバータが構成され、第1のC
MOSインバータと第2のCMOSインバータとがフリ
ップ・フロップ結合をなしている。Vcc2はTFT1
2,TFT22のそれぞれのソース領域に接続され、G
ND2はD12,D22のそれぞれのソース領域に接続
される。A12のソース領域はD12のドレイン領域に
接続され、A22のソース領域はD22のドレイン領域
に接続される。TFT12のドレイン領域とD12のド
レイン領域との間,およびTFT22のドレイン領域と
D22のドレイン領域との間には、それぞれP−N接合
によるダイオードが形成される。
【0010】SRAMの(m,n)ビットのメモリセル
を説明するための略平面図である図8を参照すると、上
記公報記載のSRAMのメモリセルのデバイス構成は、
以下のようになる。A12,およびA22は、それぞれ
シリコン基板(図示せず)のP型領域の表面に形成され
る。第1層のN+ 型の多結晶シリコン膜により、D1
2,D22のそれぞれのゲート電極211a,211b
と、WLn2であるワード線212とが形成される。こ
のワード線212はA12,A22のそれぞれのゲート
電極を兼ている。A12のソース領域であるN+ 型拡散
層205cとD12のドレイン領域であるN+ 型拡散層
205aとは、N+ 型拡散層205cに達する接続孔2
51b(ダイレクト・コンタクト孔),およびN+ 型拡
散層205aに達する接続孔251c(ダイレクト・コ
ンタクト孔)を介して、ゲート電極211bにより接続
される。A22のソース領域とD22のドレイン領域と
は、同一のN+ 型拡散層205bからなる。N+ 型拡散
層205bに達する接続孔251a(ダイレクト・コン
タクト孔)を介して、ゲート電極211aはN+ 型拡散
層205bに接続される。
を説明するための略平面図である図8を参照すると、上
記公報記載のSRAMのメモリセルのデバイス構成は、
以下のようになる。A12,およびA22は、それぞれ
シリコン基板(図示せず)のP型領域の表面に形成され
る。第1層のN+ 型の多結晶シリコン膜により、D1
2,D22のそれぞれのゲート電極211a,211b
と、WLn2であるワード線212とが形成される。こ
のワード線212はA12,A22のそれぞれのゲート
電極を兼ている。A12のソース領域であるN+ 型拡散
層205cとD12のドレイン領域であるN+ 型拡散層
205aとは、N+ 型拡散層205cに達する接続孔2
51b(ダイレクト・コンタクト孔),およびN+ 型拡
散層205aに達する接続孔251c(ダイレクト・コ
ンタクト孔)を介して、ゲート電極211bにより接続
される。A22のソース領域とD22のドレイン領域と
は、同一のN+ 型拡散層205bからなる。N+ 型拡散
層205bに達する接続孔251a(ダイレクト・コン
タクト孔)を介して、ゲート電極211aはN+ 型拡散
層205bに接続される。
【0011】第2層のN+ 型の多結晶シリコン膜によ
り、メモリセル内でのGND2である第1の接地配線2
22aが形成される。接地配線222aは、D12,D
22のソース領域であるN+ 型拡散層204a,204
bにそれぞれ達する接続孔252a,252bを介し
て、それぞれのN+ 型拡散層204a,204bに接続
される。N+ 型拡散層204aとN+ 型拡散層205a
とに挟まれ,かつゲート絶縁膜(図示せず)を介してゲ
ート電極211aの直下のシリコン基板の表面にはD1
2のチャネル領域202a(図8(a)においてハッチ
ングが施してある)が形成される。同様に、N+ 型拡散
層204bとN+ 型拡散層205bとに挟まれ,かつゲ
ート絶縁膜(図示せず)を介してゲート電極211bの
直下のシリコン基板の表面にはD22のチャネル領域2
02b(図8(a)においてハッチングが施してある)
が形成される。
り、メモリセル内でのGND2である第1の接地配線2
22aが形成される。接地配線222aは、D12,D
22のソース領域であるN+ 型拡散層204a,204
bにそれぞれ達する接続孔252a,252bを介し
て、それぞれのN+ 型拡散層204a,204bに接続
される。N+ 型拡散層204aとN+ 型拡散層205a
とに挟まれ,かつゲート絶縁膜(図示せず)を介してゲ
ート電極211aの直下のシリコン基板の表面にはD1
2のチャネル領域202a(図8(a)においてハッチ
ングが施してある)が形成される。同様に、N+ 型拡散
層204bとN+ 型拡散層205bとに挟まれ,かつゲ
ート絶縁膜(図示せず)を介してゲート電極211bの
直下のシリコン基板の表面にはD22のチャネル領域2
02b(図8(a)においてハッチングが施してある)
が形成される。
【0012】第3層の多結晶シリコン膜により、TFT
12,およびTFT22のソース領域であり,かつVc
c2であるP+ 型拡散領域232と、TFT12,TF
T22のそれぞれのチャネル領域231a,231b
(図8(b)においてハッチングが施してある)と、T
FT12,TFT22のドレイン領域であるそれぞれの
P+ 型拡散領域233a,233bとが形成される。N
+ 型拡散層205cとゲート電極211bとに達する接
続孔253aを介して、P+ 型拡散領域233aはN+
型拡散層205cとゲート電極211bとに接続され
る。同様に、N+ 型拡散層205bとゲート電極211
aとに達する接続孔253bを介して、P+型拡散領域
233bはN+ 型拡散層205bとゲート電極211a
とに接続される。これら2つの接続孔253a,253
bは、第1の接地配線222aの無い領域に設けられて
いる。
12,およびTFT22のソース領域であり,かつVc
c2であるP+ 型拡散領域232と、TFT12,TF
T22のそれぞれのチャネル領域231a,231b
(図8(b)においてハッチングが施してある)と、T
FT12,TFT22のドレイン領域であるそれぞれの
P+ 型拡散領域233a,233bとが形成される。N
+ 型拡散層205cとゲート電極211bとに達する接
続孔253aを介して、P+ 型拡散領域233aはN+
型拡散層205cとゲート電極211bとに接続され
る。同様に、N+ 型拡散層205bとゲート電極211
aとに達する接続孔253bを介して、P+型拡散領域
233bはN+ 型拡散層205bとゲート電極211a
とに接続される。これら2つの接続孔253a,253
bは、第1の接地配線222aの無い領域に設けられて
いる。
【0013】第4層のN+ 型の多結晶シリコン膜によ
り、TFT12,TFT22のゲート電極241a,2
41bが形成される。ゲート電極241aは、N+ 型拡
散層205bに達する接続孔254aを介して、このN
+ 型拡散層205bに接続される。これにより、ゲート
電極241aはゲート電極211aにも接続されるこの
になる。ゲート電極241bは、ゲート電極211bと
N+ 型拡散層205aとに達する接続孔254bを介し
て、ゲート電極211bとN+ 型拡散層205aとに接
続される。これにより、このゲート電極241bはN+
型拡散層205cにも接続されることになる。これら2
つの接続孔254a,254bは、第1の接地配線22
2aの無い領域に設けられている。なお、例えば、接続
孔253bと接続孔254aとが離れた位置に設けられ
ているのは、N−P−N接合の形成を避けるためであ
る。
り、TFT12,TFT22のゲート電極241a,2
41bが形成される。ゲート電極241aは、N+ 型拡
散層205bに達する接続孔254aを介して、このN
+ 型拡散層205bに接続される。これにより、ゲート
電極241aはゲート電極211aにも接続されるこの
になる。ゲート電極241bは、ゲート電極211bと
N+ 型拡散層205aとに達する接続孔254bを介し
て、ゲート電極211bとN+ 型拡散層205aとに接
続される。これにより、このゲート電極241bはN+
型拡散層205cにも接続されることになる。これら2
つの接続孔254a,254bは、第1の接地配線22
2aの無い領域に設けられている。なお、例えば、接続
孔253bと接続孔254aとが離れた位置に設けられ
ているのは、N−P−N接合の形成を避けるためであ
る。
【0014】A12,A22のドレイン領域であるN+
型拡散層206a,206bにそれぞれ達する接続孔2
55a,255bを介して、アルミニウム膜からなりD
Lm12であるデジット線261a,アルミニウム膜か
らなりDLm22であるデジット線261bは、それぞ
れN+ 型拡散層206a,206bに接続される。これ
らの接続孔255a,255bは、第1の接続配線22
2aの無い領域に設けられる。N+ 拡散層205cとN
+ 型拡散層206aとに挟まれ,かつゲート絶縁膜(図
示せず)を介してワード線212の直下のシリコン基板
の表面にはA12のチャネル領域203a(図8(a)
においてハッチングが施してある)が形成される。同様
に、N+ 拡散層205bとN+ 型拡散層206bとに挟
まれ,かつゲート絶縁膜(図示せず)を介してワード線
212の直下のシリコン基板の表面にはA22のチャネ
ル領域203b(図8(a)においてハッチングが施し
てある)が形成される。
型拡散層206a,206bにそれぞれ達する接続孔2
55a,255bを介して、アルミニウム膜からなりD
Lm12であるデジット線261a,アルミニウム膜か
らなりDLm22であるデジット線261bは、それぞ
れN+ 型拡散層206a,206bに接続される。これ
らの接続孔255a,255bは、第1の接続配線22
2aの無い領域に設けられる。N+ 拡散層205cとN
+ 型拡散層206aとに挟まれ,かつゲート絶縁膜(図
示せず)を介してワード線212の直下のシリコン基板
の表面にはA12のチャネル領域203a(図8(a)
においてハッチングが施してある)が形成される。同様
に、N+ 拡散層205bとN+ 型拡散層206bとに挟
まれ,かつゲート絶縁膜(図示せず)を介してワード線
212の直下のシリコン基板の表面にはA22のチャネ
ル領域203b(図8(a)においてハッチングが施し
てある)が形成される。
【0015】略平面図である図9を併せて参照すると、
上記公報記載のSRAMにおける互いに隣接した複数の
メモリセルに跨がる上記第1の接地配線の形状,および
この第1の接地配線と各種の接続孔との位置関係は、以
下のようになる。
上記公報記載のSRAMにおける互いに隣接した複数の
メモリセルに跨がる上記第1の接地配線の形状,および
この第1の接地配線と各種の接続孔との位置関係は、以
下のようになる。
【0016】N+ 型拡散層204a,204bは、それ
ぞれ(m+1,n)ビットの第2のドライバトランジス
タのソース領域,(m−1,n)ビットの第1のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記2つの接続孔252b,252aは、それぞ
れ(m−1,n)ビットと(m,n)ビットとの境界,
(m,n)ビットと(m+1,n)ビットとの境界に設
けられる。接続孔252bの近傍において、上記接地配
線222aは(m−1,n)ビットに延在する。同様
に、接続孔252aの近傍において、上記接地配線22
2aは(m+1,n)ビットに延在し、さらに、(m,
n−1)ビットと(m+1,n−1)ビットとの境界を
含めた方向に延在する。これらのことから、第n−1行
に属するビットと第n行に属するビットでの第1の接地
配線は、接地配線222aとなる。同様に、第n+1行
に属するビットと第n+2行に属するビットとの第1の
接地配線は、接地配線222となる。
ぞれ(m+1,n)ビットの第2のドライバトランジス
タのソース領域,(m−1,n)ビットの第1のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記2つの接続孔252b,252aは、それぞ
れ(m−1,n)ビットと(m,n)ビットとの境界,
(m,n)ビットと(m+1,n)ビットとの境界に設
けられる。接続孔252bの近傍において、上記接地配
線222aは(m−1,n)ビットに延在する。同様
に、接続孔252aの近傍において、上記接地配線22
2aは(m+1,n)ビットに延在し、さらに、(m,
n−1)ビットと(m+1,n−1)ビットとの境界を
含めた方向に延在する。これらのことから、第n−1行
に属するビットと第n行に属するビットでの第1の接地
配線は、接地配線222aとなる。同様に、第n+1行
に属するビットと第n+2行に属するビットとの第1の
接地配線は、接地配線222となる。
【0017】A12,A22のドレイン領域であるN+
型拡散層206a,206bは、それぞれ(m,n+
1)ビットの第1,第2のアクセストランジスタのドレ
イン領域でもある。すなわち、第n行に属するビットと
第n+1行に属するビットでのそれぞれのデジット線と
それぞれのアクセストランジスタのドレイン領域とを接
続する接続孔は、共通である。さらに、第n行に属する
ビットと第n+1行に属するビットとの境界に、これら
の接続孔が一列に設けられることになる。同様に、第n
−2行に属するビットと第n−1行に属するビットとの
境界,第n+2行に属するビットと第n+3行に属する
ビットとの境界等にも、デジット線とアクセストランジ
スタのドレイン領域とを接続する接続孔が、それぞれ一
列に設けられる。
型拡散層206a,206bは、それぞれ(m,n+
1)ビットの第1,第2のアクセストランジスタのドレ
イン領域でもある。すなわち、第n行に属するビットと
第n+1行に属するビットでのそれぞれのデジット線と
それぞれのアクセストランジスタのドレイン領域とを接
続する接続孔は、共通である。さらに、第n行に属する
ビットと第n+1行に属するビットとの境界に、これら
の接続孔が一列に設けられることになる。同様に、第n
−2行に属するビットと第n−1行に属するビットとの
境界,第n+2行に属するビットと第n+3行に属する
ビットとの境界等にも、デジット線とアクセストランジ
スタのドレイン領域とを接続する接続孔が、それぞれ一
列に設けられる。
【0018】このため、接続配線222aは、例えば第
n行に属するビットと第n+1行に属するビットとの境
界を横断することが出来ず、接地配線222と直接に接
続されない。第1の接地配線を設けても支障のない領域
の決定には、デジット線とアクセストランジスタのドレ
イン領域とを接続する接続孔(例えば、接続孔255
a,255b)以外にも、第1,第2のドライバトラン
ジスタと第1,第2のTFTとからなる一対のCMOS
インバータおよびこれのフリップ・フロップ結合を構成
するための4つの接続孔(接続孔253a,253b,
254a,254b等)の配置を考慮する必要がある。
結果として、この場合の第1の接地配線は、ワード線に
概略平行な方向に延びた梯子状の形状を有している。
n行に属するビットと第n+1行に属するビットとの境
界を横断することが出来ず、接地配線222と直接に接
続されない。第1の接地配線を設けても支障のない領域
の決定には、デジット線とアクセストランジスタのドレ
イン領域とを接続する接続孔(例えば、接続孔255
a,255b)以外にも、第1,第2のドライバトラン
ジスタと第1,第2のTFTとからなる一対のCMOS
インバータおよびこれのフリップ・フロップ結合を構成
するための4つの接続孔(接続孔253a,253b,
254a,254b等)の配置を考慮する必要がある。
結果として、この場合の第1の接地配線は、ワード線に
概略平行な方向に延びた梯子状の形状を有している。
【0019】
【発明が解決しようとする課題】前述したように、接地
配線を流れる電流の値は他の配線(デジット線,電源配
線,ワード線)を流れる電流の値より大きいことから、
第1の接地配線は低抵抗であることが望ましい。これ
は、各ビットの読み出しに対して特に重要である。
(m,n)ビットにおいて、第1のドライバトランジス
タのドレイン領域がHigh,第2のドライバトランジ
スタのドレイン領域がLowに書き込みされているとす
る。このとき、第n行のワード線はLowであり、第m
列の第1,第2のデジット線はそれぞれHighであ
る。このように書き込みされた状態を読み出しするに
は、このワード線をLowからHighにするととも
に、この第2のデジット線をHighからLowにす
る。このとき、第2のアクセストランジスタが導通(第
2のドライバトランジスタは導通している)するため、
第2のデジット線から第1の接地配線を経てアルミニウ
ム膜からなる第2の接地配線へのディスチャージが起
る。このディスチャージの時間変化が、この第1のデジ
>ット線と第2のデジット線との間における電位差の時
間変化としてセンス・アンプにより検出される。このた
め、第1の接地配線の抵抗の値が高いと、電位降下によ
り見かけ上HighからLowの変動電圧が低いことに
なり、さらに、このディスチャージの時間変化が緩和さ
れることになる。すなわち、センス・アンプによる検出
感度が低下することになる。また、同一ビットにおける
第1のドライバトランジスタのソース領域から第2の接
地配線の間のこの第1の接地配線の抵抗の値と第2のド
ライバトランジスタのソース領域から第2の接地配線の
間のこの第1の接地配線の抵抗の値とが異なると、同一
ビットにおける(High,Low)の検出感度と(L
ow,High)の検出感度に差が生じることになる。
配線を流れる電流の値は他の配線(デジット線,電源配
線,ワード線)を流れる電流の値より大きいことから、
第1の接地配線は低抵抗であることが望ましい。これ
は、各ビットの読み出しに対して特に重要である。
(m,n)ビットにおいて、第1のドライバトランジス
タのドレイン領域がHigh,第2のドライバトランジ
スタのドレイン領域がLowに書き込みされているとす
る。このとき、第n行のワード線はLowであり、第m
列の第1,第2のデジット線はそれぞれHighであ
る。このように書き込みされた状態を読み出しするに
は、このワード線をLowからHighにするととも
に、この第2のデジット線をHighからLowにす
る。このとき、第2のアクセストランジスタが導通(第
2のドライバトランジスタは導通している)するため、
第2のデジット線から第1の接地配線を経てアルミニウ
ム膜からなる第2の接地配線へのディスチャージが起
る。このディスチャージの時間変化が、この第1のデジ
>ット線と第2のデジット線との間における電位差の時
間変化としてセンス・アンプにより検出される。このた
め、第1の接地配線の抵抗の値が高いと、電位降下によ
り見かけ上HighからLowの変動電圧が低いことに
なり、さらに、このディスチャージの時間変化が緩和さ
れることになる。すなわち、センス・アンプによる検出
感度が低下することになる。また、同一ビットにおける
第1のドライバトランジスタのソース領域から第2の接
地配線の間のこの第1の接地配線の抵抗の値と第2のド
ライバトランジスタのソース領域から第2の接地配線の
間のこの第1の接地配線の抵抗の値とが異なると、同一
ビットにおける(High,Low)の検出感度と(L
ow,High)の検出感度に差が生じることになる。
【0020】シミュレーションのモデルを説明するため
の図10(a)とシミュレーションの結果を示すグラフ
である図10(b)とを参照すると、上記公報記載のS
RAMにおける接地配線の抵抗の値のビット依存性は以
下のようになる。
の図10(a)とシミュレーションの結果を示すグラフ
である図10(b)とを参照すると、上記公報記載のS
RAMにおける接地配線の抵抗の値のビット依存性は以
下のようになる。
【0021】第2の多結晶シリコン膜で形成された第1
の接地配線222aは、例えば16ビット毎に、接続孔
256aおよび接続孔256bを介して、アルミニウム
膜からなる低抵抗の第2の接地配線262aおよび第2
の接地配線262bに接続される。これらの第2の接地
配線262a,262bは、アルミニウム膜からなるデ
ジット線と平行に設けらる。ドライバトランジスタのソ
ース領域と第1の接地配線とを接続する接続孔における
隣接する2つの接続孔の間の第1の接地配線の抵抗値
が、全て等しい(=R)とする〔図10(a)〕。(m
−1,n)ビットと(m,n)ビットとの境界に設けら
れたこの接続孔252bから上記のアルミニウム膜から
なる第2の接地配線262a,262bまでの第1の接
地配線の抵抗値は、mの関数(=R(m))となる。こ
れは、接続孔252bに電圧Vを印加したときの第2の
接地配線262aに流れる電流I1(m)と第2の接地
配線262bに流れる電流I2(m)との和から得られ
る。
の接地配線222aは、例えば16ビット毎に、接続孔
256aおよび接続孔256bを介して、アルミニウム
膜からなる低抵抗の第2の接地配線262aおよび第2
の接地配線262bに接続される。これらの第2の接地
配線262a,262bは、アルミニウム膜からなるデ
ジット線と平行に設けらる。ドライバトランジスタのソ
ース領域と第1の接地配線とを接続する接続孔における
隣接する2つの接続孔の間の第1の接地配線の抵抗値
が、全て等しい(=R)とする〔図10(a)〕。(m
−1,n)ビットと(m,n)ビットとの境界に設けら
れたこの接続孔252bから上記のアルミニウム膜から
なる第2の接地配線262a,262bまでの第1の接
地配線の抵抗値は、mの関数(=R(m))となる。こ
れは、接続孔252bに電圧Vを印加したときの第2の
接地配線262aに流れる電流I1(m)と第2の接地
配線262bに流れる電流I2(m)との和から得られ
る。
【0022】このシミュレーションの結果を、図10
(b)に示す。すなわち、R(1)=R(16)=0.
6R,R(2)=R(15)=1.2R,…,R(4)
=R(13)=1.9R,R(6)=R(11)=2.
2R,R(8)=R(9)=2.4Rとなり、最大4倍
の差がある。このことから、読み出しに際して、m=8
のビットはm=1のビットに較べて検出感度が低下す
る。また、m=1のビットにおいても、(Low,Hi
gh)の検出感度は(High,Low)の検出感度よ
り低下する。同様に、m=16のビットでは、(Hig
h,Low)の検出感度は(Low,High)の検出
感度より低下する。また、Highに書き込みされたと
きの電位は電源電圧により規定されるため、低電圧電源
を使用する場合には、このような読み出しの検出感度の
問題は深刻な問題となる。
(b)に示す。すなわち、R(1)=R(16)=0.
6R,R(2)=R(15)=1.2R,…,R(4)
=R(13)=1.9R,R(6)=R(11)=2.
2R,R(8)=R(9)=2.4Rとなり、最大4倍
の差がある。このことから、読み出しに際して、m=8
のビットはm=1のビットに較べて検出感度が低下す
る。また、m=1のビットにおいても、(Low,Hi
gh)の検出感度は(High,Low)の検出感度よ
り低下する。同様に、m=16のビットでは、(Hig
h,Low)の検出感度は(Low,High)の検出
感度より低下する。また、Highに書き込みされたと
きの電位は電源電圧により規定されるため、低電圧電源
を使用する場合には、このような読み出しの検出感度の
問題は深刻な問題となる。
【0023】上記公報記載のTFTはトップ・ゲート型
であり、第1のTFTのチャネル領域と第2のドライバ
トランジスタのゲート電極との間,および第2のTFT
のチャネル領域と第1のドライバトランジスタのゲート
電極との間は、概ね第2の多結晶シリコン膜からなる第
1の接地配線により遮蔽されている。しかしこの遮蔽は
意図的なものではなく、また第1,第2のTFTと第
1,第2のドライバトランジスタとを接続するための接
続孔とこの第1の接地配線との間の間隔が必要なため、
セルサイズを大きくすることなしに、この第1の接地配
線により第1のTFTのチャネル領域と第2のドライバ
トランジスタのゲート電極との間,および第2のTFT
のチャネル領域と第1のドライバトランジスタのゲート
電極との間を完全に遮蔽することは困難である。第1の
TFTのドレイン領域であるP+ 拡散領域と第2のドラ
イバトランジスタのゲート電極とは同電位であり、ま
た、第2のTFTのドレイン領域であるP+ 拡散領域と
第1のドライバトランジスタのゲート電極とは同電位で
ある。上記の遮蔽が行なわれていない部分において、T
FTのチャネル領域は同一のTFTのドレイン領域の電
位の影響(第1の多結晶シリコン膜と第3の多結晶シリ
コン膜との間の層間絶縁膜の膜厚等に反比例して)を受
けることになる。すなわち、このTFTの実効的なチャ
ネル長が短かくなることになり、TFTのリーク特性が
悪くなる(TFTのオフ時のリーク電流の増加,SRA
Mのスタンバイ電流の増加,およびメモリセルの保持特
定の低下等が生じる)。
であり、第1のTFTのチャネル領域と第2のドライバ
トランジスタのゲート電極との間,および第2のTFT
のチャネル領域と第1のドライバトランジスタのゲート
電極との間は、概ね第2の多結晶シリコン膜からなる第
1の接地配線により遮蔽されている。しかしこの遮蔽は
意図的なものではなく、また第1,第2のTFTと第
1,第2のドライバトランジスタとを接続するための接
続孔とこの第1の接地配線との間の間隔が必要なため、
セルサイズを大きくすることなしに、この第1の接地配
線により第1のTFTのチャネル領域と第2のドライバ
トランジスタのゲート電極との間,および第2のTFT
のチャネル領域と第1のドライバトランジスタのゲート
電極との間を完全に遮蔽することは困難である。第1の
TFTのドレイン領域であるP+ 拡散領域と第2のドラ
イバトランジスタのゲート電極とは同電位であり、ま
た、第2のTFTのドレイン領域であるP+ 拡散領域と
第1のドライバトランジスタのゲート電極とは同電位で
ある。上記の遮蔽が行なわれていない部分において、T
FTのチャネル領域は同一のTFTのドレイン領域の電
位の影響(第1の多結晶シリコン膜と第3の多結晶シリ
コン膜との間の層間絶縁膜の膜厚等に反比例して)を受
けることになる。すなわち、このTFTの実効的なチャ
ネル長が短かくなることになり、TFTのリーク特性が
悪くなる(TFTのオフ時のリーク電流の増加,SRA
Mのスタンバイ電流の増加,およびメモリセルの保持特
定の低下等が生じる)。
【0024】上記公報記載のTFTと異なりボトム・ゲ
ート型のTFT(例えば第3層の多結晶シリコン膜によ
りゲート電極を形成し、第4層の多結晶シリコン膜によ
りソース・ドレイン領域,チャネル領域を形成する)の
場合、チャネル領域をゲート電極直上からドレイン領域
の方向に延在させてチャネル領域にオフ・セット部分を
設けることにより、チャネル長がゲート長より長くな
り、リーク特性が改善されるという利点がある。このよ
うなボトム・ゲート型のPチャネル型のTFTをロード
トランジスタとして用いたメモリセルにおいても、セル
サイズの縮小化の要請から、例えば第1のTFTは層間
絶縁膜を介して第2のドライバトランジスタの概略直上
に設けられる。第1のTFTのチャネル領域のオフ・セ
ット部分と第2のドライバトランジスタのゲート電極と
の間に遮蔽が行なわれていない場合、上記の影響は特に
顕著になり、リーク特性の改善という利点が大幅に減少
する。
ート型のTFT(例えば第3層の多結晶シリコン膜によ
りゲート電極を形成し、第4層の多結晶シリコン膜によ
りソース・ドレイン領域,チャネル領域を形成する)の
場合、チャネル領域をゲート電極直上からドレイン領域
の方向に延在させてチャネル領域にオフ・セット部分を
設けることにより、チャネル長がゲート長より長くな
り、リーク特性が改善されるという利点がある。このよ
うなボトム・ゲート型のPチャネル型のTFTをロード
トランジスタとして用いたメモリセルにおいても、セル
サイズの縮小化の要請から、例えば第1のTFTは層間
絶縁膜を介して第2のドライバトランジスタの概略直上
に設けられる。第1のTFTのチャネル領域のオフ・セ
ット部分と第2のドライバトランジスタのゲート電極と
の間に遮蔽が行なわれていない場合、上記の影響は特に
顕著になり、リーク特性の改善という利点が大幅に減少
する。
【0025】本発明の目的は、Pチャネル型のTFTを
負荷素子としたメモリセルを有し、微細化に適したメモ
リセルを有し、読み出しの検出感度が優れ、かつメモリ
セル間,および同一メモリセル内における読み出しの検
出感度のばらつきの少なく、リーク特性の優れたメモリ
セルを有するSRAMを提供することにある。
負荷素子としたメモリセルを有し、微細化に適したメモ
リセルを有し、読み出しの検出感度が優れ、かつメモリ
セル間,および同一メモリセル内における読み出しの検
出感度のばらつきの少なく、リーク特性の優れたメモリ
セルを有するSRAMを提供することにある。
【0026】
【課題を解決するための手段】本発明の半導体記憶装置
は、Pチャネル型のTFTからなる第1および第2のロ
ードトランジスタと、シリコン基板の表面に形成された
NチャネルMOSトランジスタからなる第1および第2
のドライバトランジスタと、前記シリコン基板の表面に
形成されたNチャネルMOSトランジスタからなる第1
および第2のアクセストランジスタと、ワード線と、第
1および第2のデジット線と、電源配線と、第1の接地
配線とにより1つのスタティック型のメモリセルが構成
され、アルミニウムより高融点の材料からなる第1の導
電体膜により前記第1および第2のドライバトランジス
タのゲート電極と前記ワード線を兼る前記第1および第
2のアクセストランジスタのゲート電極とが形成され、
アルミニウムより高融点の材料からなる第2の導電体膜
により前記メモリセル内における前記第1の接地配線が
形成され、かつ前記第1の接地配線は前記メモリセル外
の所定領域においてアルミニウム膜からなる第2の接地
配線に接続され、アルミニウムより高融点の材料からな
る第3の導電体膜並びにアルミニウムより高融点の材料
からなる第4の導電体膜により前記第1および第2のロ
ードトランジスタが形成された半導体記憶装置におい
て、前記ワード線が前記メモリセル内において前記第1
のアクセストランジスタの前記ゲート電極を兼る第1の
ワード線と前記第2のアクセストランジスタの前記ゲー
ト電極を兼る第2のワード線とに分岐して前記メモリセ
ル外の所定位置において前記第1のワード線と前記第2
のワード線とが接続し、前記電源配線が前記メモリセル
内において前記第1のロードトランジスタのソース領域
を兼ねる第1の電源配線と前記第2のロードトランジス
タのソース領域を兼ねる第2の電源配線とに分岐して前
記メモリセル外の所定位置において前記第1の電源配線
と前記第2の電源配線とが接続し、前記第1のロードト
ランジスタと前記第2のロードトランジスタ、前記第1
のドライバトランジスタと前記第2のドライバトランジ
スタ、および前記第1のアクセストランジスタと前記第
2のアクセストランジスタが、前記メモリセル内の同一
基準点に対してそれぞれ点対称の位置に配置されるとと
もに、前記第1の接地配線が前記第1,第2のデジット
線と平行な方向、および前記ワード線と平行な方向にそ
れぞれ延在し、網目状の形状を有することを特徴として
いる。
は、Pチャネル型のTFTからなる第1および第2のロ
ードトランジスタと、シリコン基板の表面に形成された
NチャネルMOSトランジスタからなる第1および第2
のドライバトランジスタと、前記シリコン基板の表面に
形成されたNチャネルMOSトランジスタからなる第1
および第2のアクセストランジスタと、ワード線と、第
1および第2のデジット線と、電源配線と、第1の接地
配線とにより1つのスタティック型のメモリセルが構成
され、アルミニウムより高融点の材料からなる第1の導
電体膜により前記第1および第2のドライバトランジス
タのゲート電極と前記ワード線を兼る前記第1および第
2のアクセストランジスタのゲート電極とが形成され、
アルミニウムより高融点の材料からなる第2の導電体膜
により前記メモリセル内における前記第1の接地配線が
形成され、かつ前記第1の接地配線は前記メモリセル外
の所定領域においてアルミニウム膜からなる第2の接地
配線に接続され、アルミニウムより高融点の材料からな
る第3の導電体膜並びにアルミニウムより高融点の材料
からなる第4の導電体膜により前記第1および第2のロ
ードトランジスタが形成された半導体記憶装置におい
て、前記ワード線が前記メモリセル内において前記第1
のアクセストランジスタの前記ゲート電極を兼る第1の
ワード線と前記第2のアクセストランジスタの前記ゲー
ト電極を兼る第2のワード線とに分岐して前記メモリセ
ル外の所定位置において前記第1のワード線と前記第2
のワード線とが接続し、前記電源配線が前記メモリセル
内において前記第1のロードトランジスタのソース領域
を兼ねる第1の電源配線と前記第2のロードトランジス
タのソース領域を兼ねる第2の電源配線とに分岐して前
記メモリセル外の所定位置において前記第1の電源配線
と前記第2の電源配線とが接続し、前記第1のロードト
ランジスタと前記第2のロードトランジスタ、前記第1
のドライバトランジスタと前記第2のドライバトランジ
スタ、および前記第1のアクセストランジスタと前記第
2のアクセストランジスタが、前記メモリセル内の同一
基準点に対してそれぞれ点対称の位置に配置されるとと
もに、前記第1の接地配線が前記第1,第2のデジット
線と平行な方向、および前記ワード線と平行な方向にそ
れぞれ延在し、網目状の形状を有することを特徴として
いる。
【0027】好ましくは、上記第1,および第2のロー
ドトランジスタのそれぞれのチャネル領域と、上記第
2,および第1のドライバトランジスタのそれぞれのゲ
ート電極との間には、上記接地配線が設けられている。
好ましくは、上記第1の接地配線は、高融点金属,シリ
サイド,あるいはポリサイドにより形成される。好まし
くは、上記第3の導電体膜がN型の多結晶シリコン膜で
あり、かつ上記第1,第2のTFTのゲート電極であ
る。好ましくは、上記第1,第2のTFTのチャネル領
域は、それぞれのドレイン領域の方向に延在したオフ・
セット部分を有している。
ドトランジスタのそれぞれのチャネル領域と、上記第
2,および第1のドライバトランジスタのそれぞれのゲ
ート電極との間には、上記接地配線が設けられている。
好ましくは、上記第1の接地配線は、高融点金属,シリ
サイド,あるいはポリサイドにより形成される。好まし
くは、上記第3の導電体膜がN型の多結晶シリコン膜で
あり、かつ上記第1,第2のTFTのゲート電極であ
る。好ましくは、上記第1,第2のTFTのチャネル領
域は、それぞれのドレイン領域の方向に延在したオフ・
セット部分を有している。
【0028】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0029】SRAMの(m,n)ビットのメモリセル
の等価回路図である図1を参照すると、本発明の一実施
例のSRAMのメモリセルの回路構成は、以下のよにな
る。(m,n)ビットのメモリセルは、NチャネルMO
Sトランジスタからなる第1のアクセストランジスタ
(A11),第2のアクセストランジスタ(A21)
と、NチャネルMOSトランジスタからなる第1のドラ
イバトランジスタ(D11),第2のドライバトランジ
スタ(D21)と、ロードトランジスタであるPチャネ
ル型の第1のTFT(TFT11),第2のTFT(T
FT21)と、第m列の第1のデジット線(DLm1
1),第2のデジット線(DLm21)と、メモリセル
内において2本に分岐した第n行のワード線(WLn
1)と、メモリセル内において2本に分岐した電源配線
(Vcc1)と、接地配線(GND1)とから構成され
る。2本に分岐したそれぞれのWLn1はそれぞれA1
1,A21のゲート電極に接続され、DLm11,DL
m21はそれぞれA11,A21のドレイン領域に接続
される。TFT11とD11とにより第1のCMOSイ
ンバータが構成され、TFT21とD21により第2の
CMOSインバータが構成され、第1のCMOSインバ
ータと第2のCMOSインバータとがフリップ・フロッ
プ結合をなしている。2本に分岐したそれぞれのVcc
1はそれぞれTFT11,TFT21のソース領域に接
続され、GND1はD11,D21のそれぞれのソース
領域に接続される。A11のソース領域はD11のドレ
イン領域に接続され、A21のソース領域はD21のド
レイン領域に接続される。TFT11のドレイン領域と
D11のドレイン領域との間,およびTFT21のドレ
イン領域とD21のドレイン領域との間には、それぞれ
P−N接合によるダイオードが形成される。
の等価回路図である図1を参照すると、本発明の一実施
例のSRAMのメモリセルの回路構成は、以下のよにな
る。(m,n)ビットのメモリセルは、NチャネルMO
Sトランジスタからなる第1のアクセストランジスタ
(A11),第2のアクセストランジスタ(A21)
と、NチャネルMOSトランジスタからなる第1のドラ
イバトランジスタ(D11),第2のドライバトランジ
スタ(D21)と、ロードトランジスタであるPチャネ
ル型の第1のTFT(TFT11),第2のTFT(T
FT21)と、第m列の第1のデジット線(DLm1
1),第2のデジット線(DLm21)と、メモリセル
内において2本に分岐した第n行のワード線(WLn
1)と、メモリセル内において2本に分岐した電源配線
(Vcc1)と、接地配線(GND1)とから構成され
る。2本に分岐したそれぞれのWLn1はそれぞれA1
1,A21のゲート電極に接続され、DLm11,DL
m21はそれぞれA11,A21のドレイン領域に接続
される。TFT11とD11とにより第1のCMOSイ
ンバータが構成され、TFT21とD21により第2の
CMOSインバータが構成され、第1のCMOSインバ
ータと第2のCMOSインバータとがフリップ・フロッ
プ結合をなしている。2本に分岐したそれぞれのVcc
1はそれぞれTFT11,TFT21のソース領域に接
続され、GND1はD11,D21のそれぞれのソース
領域に接続される。A11のソース領域はD11のドレ
イン領域に接続され、A21のソース領域はD21のド
レイン領域に接続される。TFT11のドレイン領域と
D11のドレイン領域との間,およびTFT21のドレ
イン領域とD21のドレイン領域との間には、それぞれ
P−N接合によるダイオードが形成される。
【0030】SRAMの(m,n)ビットのメモリセル
を説明するための略平面図である図2を参照すると、上
記実施例のSRAMのメモリセルのデバイス構成は、以
下のよになる。A11,A21,D11,およびD21
は、それぞれP型のシリコン基板(後述)の表面に形成
される。アルミニウムより高融点の材料からなる第1層
の導電体膜であるタングステンポリサイド膜により、D
11,D21のそれぞれのゲート電極111a,111
bと、WLn2であるワード線112a,112bとが
形成される。このワード線112a,112bはそれぞ
れA11,A21のゲート電極を兼ている。A11のソ
ース領域であり,D11のドレイン領域であるN+ 型拡
散層105aに達する接続孔151b(ダイレクト・コ
ンタクト孔)を介して、ゲート電極111bはN+ 型拡
散層105aに接続される。A21のソース領域であ
り,D21のドレイン領域であるN+ 型拡散層105b
に達する接続孔151a(ダイレクト・コンタクト孔)
を介して、ゲート電極111aはN+ 型拡散層105b
に接続される。
を説明するための略平面図である図2を参照すると、上
記実施例のSRAMのメモリセルのデバイス構成は、以
下のよになる。A11,A21,D11,およびD21
は、それぞれP型のシリコン基板(後述)の表面に形成
される。アルミニウムより高融点の材料からなる第1層
の導電体膜であるタングステンポリサイド膜により、D
11,D21のそれぞれのゲート電極111a,111
bと、WLn2であるワード線112a,112bとが
形成される。このワード線112a,112bはそれぞ
れA11,A21のゲート電極を兼ている。A11のソ
ース領域であり,D11のドレイン領域であるN+ 型拡
散層105aに達する接続孔151b(ダイレクト・コ
ンタクト孔)を介して、ゲート電極111bはN+ 型拡
散層105aに接続される。A21のソース領域であ
り,D21のドレイン領域であるN+ 型拡散層105b
に達する接続孔151a(ダイレクト・コンタクト孔)
を介して、ゲート電極111aはN+ 型拡散層105b
に接続される。
【0031】アルミニウムより高融点の材料からなる第
2層の導電体膜であるタングステンシリサイド膜によ
り、メモリセル内でのGND1である第1の接地配線1
21が形成される。接地配線121は、D11,D21
のソース領域であるN+ 型拡散層104a,104bに
それぞれ達する接続孔152a,152bを介して、そ
れぞれのN+ 型拡散層104a,104bに接続され
る。N+ 型拡散層104aとN+ 型拡散層105aとに
挟まれ,かつ第1のゲート酸化膜(後述)を介してゲー
ト電極111aの直下のシリコン基板の表面にはD11
のチャネル領域102a(図2(a)においてハッチン
グが施してある)が形成される。同様に、N+ 型拡散層
104bとN+ 型拡散層105bとに挟まれ,かつ第1
のゲート酸化膜(後述)を介してゲート電極111bの
直下のシリコン基板の表面にはD21のチャネル領域1
02b(図2(a)においてハッチングが施してある)
が形成される。
2層の導電体膜であるタングステンシリサイド膜によ
り、メモリセル内でのGND1である第1の接地配線1
21が形成される。接地配線121は、D11,D21
のソース領域であるN+ 型拡散層104a,104bに
それぞれ達する接続孔152a,152bを介して、そ
れぞれのN+ 型拡散層104a,104bに接続され
る。N+ 型拡散層104aとN+ 型拡散層105aとに
挟まれ,かつ第1のゲート酸化膜(後述)を介してゲー
ト電極111aの直下のシリコン基板の表面にはD11
のチャネル領域102a(図2(a)においてハッチン
グが施してある)が形成される。同様に、N+ 型拡散層
104bとN+ 型拡散層105bとに挟まれ,かつ第1
のゲート酸化膜(後述)を介してゲート電極111bの
直下のシリコン基板の表面にはD21のチャネル領域1
02b(図2(a)においてハッチングが施してある)
が形成される。
【0032】アルミニウムより高融点の材料からなる第
3層の導電体膜であるN+ 型の多結晶シリコン膜によ
り、TFT11,TFT21のゲート電極131a,1
31bが形成される。ゲート電極131aは、接続孔1
53aを介して、N+ 型拡散層105bとゲート電極1
11aとに接続される。ゲート電極131bは、接続孔
153bを介して、ゲート電極111bとN+ 型拡散層
105aとに接続される。
3層の導電体膜であるN+ 型の多結晶シリコン膜によ
り、TFT11,TFT21のゲート電極131a,1
31bが形成される。ゲート電極131aは、接続孔1
53aを介して、N+ 型拡散層105bとゲート電極1
11aとに接続される。ゲート電極131bは、接続孔
153bを介して、ゲート電極111bとN+ 型拡散層
105aとに接続される。
【0033】アルミニウムより高融点の材料からなる第
4層の導電体膜である多結晶シリコン膜により、TFT
11,およびTFT21のソース領域であり,かつVc
c1であるP+ 型拡散領域142a,142bと、TF
T11,TFT21のそれぞれのチャネル領域141
a,141b(図2(b)においてハッチングが施して
ある)と、TFT11,TFT21のドレイン領域であ
るそれぞれのP+ 型拡散領域143a,143bとが形
成される。TFT11,21はボトム・ゲート型である
ため、チャネル領域141a,141bにオフ・セット
部分を設けることが容易であり、TFTのチャネル長を
ゲート長より長くして、リーク特性を改善できる。接続
孔154aを介して、P+ 型拡散領域143aはN+ 型
拡散層105aとゲート電極111bとゲート電極13
1bとに接続される。同様に、接続孔154bを介し
て、P+ 型拡散領域143bはN+ 型拡散層105bと
ゲート電極111aとゲート電極131aとに接続され
る。これら2つの接続孔143a,143bはそれぞれ
ゲート電極131b,131aに達するものであれた
め、これら2つの接続孔143a,143bを設ける位
置は第1の接地配線121の有無に左右されない。
4層の導電体膜である多結晶シリコン膜により、TFT
11,およびTFT21のソース領域であり,かつVc
c1であるP+ 型拡散領域142a,142bと、TF
T11,TFT21のそれぞれのチャネル領域141
a,141b(図2(b)においてハッチングが施して
ある)と、TFT11,TFT21のドレイン領域であ
るそれぞれのP+ 型拡散領域143a,143bとが形
成される。TFT11,21はボトム・ゲート型である
ため、チャネル領域141a,141bにオフ・セット
部分を設けることが容易であり、TFTのチャネル長を
ゲート長より長くして、リーク特性を改善できる。接続
孔154aを介して、P+ 型拡散領域143aはN+ 型
拡散層105aとゲート電極111bとゲート電極13
1bとに接続される。同様に、接続孔154bを介し
て、P+ 型拡散領域143bはN+ 型拡散層105bと
ゲート電極111aとゲート電極131aとに接続され
る。これら2つの接続孔143a,143bはそれぞれ
ゲート電極131b,131aに達するものであれた
め、これら2つの接続孔143a,143bを設ける位
置は第1の接地配線121の有無に左右されない。
【0034】A11,A21のドレイン領域であるN+
型拡散層106a,106bにそれぞれ達する接続孔1
55a,155bを介して、アルミニウム膜からなりD
Lm11であるデジット線161a,アルミニウム膜か
らなりDLm21であるデジット線161bは、それぞ
れN+ 型拡散層106a,106bに接続される。これ
らの接続孔155a,155bは、第1の接続配線12
1の無い領域に設けられる。N+ 拡散層105aとN+
型拡散層106aとに挟まれ,かつ第1のゲート酸化膜
(後述)を介してワード線112aの直下のシリコン基
板の表面にはA11のチャネル領域103a(図2
(a)においてハッチングが施してある)が形成され
る。同様に、N+ 拡散層105bとN+ 型拡散層106
bとに挟まれ,かつ第1のゲート酸化膜(後述)を介し
てワード線112bの直下のシリコン基板の表面にはA
21のチャネル領域103b(図2(b)において右下
りのハッチングが施してある)が形成される。
型拡散層106a,106bにそれぞれ達する接続孔1
55a,155bを介して、アルミニウム膜からなりD
Lm11であるデジット線161a,アルミニウム膜か
らなりDLm21であるデジット線161bは、それぞ
れN+ 型拡散層106a,106bに接続される。これ
らの接続孔155a,155bは、第1の接続配線12
1の無い領域に設けられる。N+ 拡散層105aとN+
型拡散層106aとに挟まれ,かつ第1のゲート酸化膜
(後述)を介してワード線112aの直下のシリコン基
板の表面にはA11のチャネル領域103a(図2
(a)においてハッチングが施してある)が形成され
る。同様に、N+ 拡散層105bとN+ 型拡散層106
bとに挟まれ,かつ第1のゲート酸化膜(後述)を介し
てワード線112bの直下のシリコン基板の表面にはA
21のチャネル領域103b(図2(b)において右下
りのハッチングが施してある)が形成される。
【0035】以上の説明からも明らかなように、上記実
施例は、A11とA21,D11とD21,TFT11
とTFT21,およびDLm11とDLm21は、それ
ぞれメモリセルの重心に対して点対称となっている。ま
た、メモリセル内で2本に分岐したWLn1およびVc
c1もメモリセルの重心に対して点対称となっている。
さらに、接続孔151aと接続孔151b,接続孔15
2aと接続孔152b,接続孔153aと接続孔153
b,接続孔154aと接続孔154b,および接続孔1
55aと接続孔155bに関しても同様である。対称性
を有するCMOS型のメモリセルは、特開平3−114
256号公報(1991年5月15日公開)(米国特許
第5072286号公報(1991年12月10日発
行))に記載されている。上記公報記載の発明は、メモ
リセル内を対称にすることにより、情報を記憶する第1
のノード(第1のドライバトランジスタのドレイン領
域)と第2のノード(第2のドライバトランジスタのド
レイン領域)との寄生容量等を等しくしてノイズマージ
ンを向上させている。本発明は上記公報記載の発明の技
術思想を土台にしている。しかしながら本発明は、新た
な技術思想を付加することにより、上記公報記載の発明
では得られない新たな効果を得るものである。
施例は、A11とA21,D11とD21,TFT11
とTFT21,およびDLm11とDLm21は、それ
ぞれメモリセルの重心に対して点対称となっている。ま
た、メモリセル内で2本に分岐したWLn1およびVc
c1もメモリセルの重心に対して点対称となっている。
さらに、接続孔151aと接続孔151b,接続孔15
2aと接続孔152b,接続孔153aと接続孔153
b,接続孔154aと接続孔154b,および接続孔1
55aと接続孔155bに関しても同様である。対称性
を有するCMOS型のメモリセルは、特開平3−114
256号公報(1991年5月15日公開)(米国特許
第5072286号公報(1991年12月10日発
行))に記載されている。上記公報記載の発明は、メモ
リセル内を対称にすることにより、情報を記憶する第1
のノード(第1のドライバトランジスタのドレイン領
域)と第2のノード(第2のドライバトランジスタのド
レイン領域)との寄生容量等を等しくしてノイズマージ
ンを向上させている。本発明は上記公報記載の発明の技
術思想を土台にしている。しかしながら本発明は、新た
な技術思想を付加することにより、上記公報記載の発明
では得られない新たな効果を得るものである。
【0036】略平面図である図3を併せて参照すると、
上記実施例のSRAMにおける互いに隣接した複数のメ
モリセルに跨がる上記第1の接地配線の形状,およびこ
の第1の接地配線と各種の接続孔との位置関係は、以下
のようになる。
上記実施例のSRAMにおける互いに隣接した複数のメ
モリセルに跨がる上記第1の接地配線の形状,およびこ
の第1の接地配線と各種の接続孔との位置関係は、以下
のようになる。
【0037】N+ 型拡散層104a,104bは、それ
ぞれ(m+1,n)ビットの第2のドライバトランジス
タのソース領域,(m−1,n)ビットの第1のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記2つの接続孔152b,152aは、それぞ
れ(m−1,n)ビットと(m,n)ビットとの境界,
(m,n)ビットと(m+1,n)ビットとの境界に設
けられる。接続孔152bの近傍において、上記接地配
線121は(m−1,n)ビットに延在する。同様に、
接続孔252aの近傍において、上記接地配線121は
(m+1,n)ビットに延在する。
ぞれ(m+1,n)ビットの第2のドライバトランジス
タのソース領域,(m−1,n)ビットの第1のドライ
バトランジスタのソース領域と共通になっている。この
ため、上記2つの接続孔152b,152aは、それぞ
れ(m−1,n)ビットと(m,n)ビットとの境界,
(m,n)ビットと(m+1,n)ビットとの境界に設
けられる。接続孔152bの近傍において、上記接地配
線121は(m−1,n)ビットに延在する。同様に、
接続孔252aの近傍において、上記接地配線121は
(m+1,n)ビットに延在する。
【0038】A11,A21のドレイン領域であるN+
型拡散層106a,106bは、それぞれ(m,n+
1)ビットの第1のアクセストランジスタのドレイン領
域,(m,n−1)ビットの第2のアクセストランジス
タのドレイン領域でもある。第n行に属するビットでの
アクセストランジスタのドレイン領域とデジット線との
接続孔に注目すると、以下のようになる。第n+1行に
属するビットと第n行に属するビットとの境界線には、
(m−1,n)ビットの第2のアクセストランジスタの
ドレイン領域と第2のデジット線との接続孔,(第1の
アクセストランジスタ(A11)のドレイン領域と第1
のデジット線(DLm11)との接続孔である)接続孔
155a,(m−1,n)ビットの第2のアクセストラ
ンジスタのドレイン領域と第2のデジット線との接続
孔,等が設けられる。同様に、第n行に属するビットと
第n−1行に属するビットとの境界線には、(m−1,
n)ビットの第1のアクセストランジスタのドレイン領
域と第1のデジット線との接続孔,(第2のアクセスト
ランジスタ(A21)のドレイン領域と第2のデジット
線(DLm21)との接続孔である)接続孔155b,
(m−1,n)ビットの第1のアクセストランジスタの
ドレイン領域と第1のデジット線との接続孔,等が設け
られる。接続孔155a,および(m−1,n)ビット
の第2のアクセストランジスタのドレイン領域と第2の
デジット線との接続孔の間隔と、(m−1,n)ビット
の第1のアクセストランジスタのドレイン領域と第1の
デジット線との接続孔,および接続孔155bの間隔と
が広くなる。
型拡散層106a,106bは、それぞれ(m,n+
1)ビットの第1のアクセストランジスタのドレイン領
域,(m,n−1)ビットの第2のアクセストランジス
タのドレイン領域でもある。第n行に属するビットでの
アクセストランジスタのドレイン領域とデジット線との
接続孔に注目すると、以下のようになる。第n+1行に
属するビットと第n行に属するビットとの境界線には、
(m−1,n)ビットの第2のアクセストランジスタの
ドレイン領域と第2のデジット線との接続孔,(第1の
アクセストランジスタ(A11)のドレイン領域と第1
のデジット線(DLm11)との接続孔である)接続孔
155a,(m−1,n)ビットの第2のアクセストラ
ンジスタのドレイン領域と第2のデジット線との接続
孔,等が設けられる。同様に、第n行に属するビットと
第n−1行に属するビットとの境界線には、(m−1,
n)ビットの第1のアクセストランジスタのドレイン領
域と第1のデジット線との接続孔,(第2のアクセスト
ランジスタ(A21)のドレイン領域と第2のデジット
線(DLm21)との接続孔である)接続孔155b,
(m−1,n)ビットの第1のアクセストランジスタの
ドレイン領域と第1のデジット線との接続孔,等が設け
られる。接続孔155a,および(m−1,n)ビット
の第2のアクセストランジスタのドレイン領域と第2の
デジット線との接続孔の間隔と、(m−1,n)ビット
の第1のアクセストランジスタのドレイン領域と第1の
デジット線との接続孔,および接続孔155bの間隔と
が広くなる。
【0039】さらに、フリップ・フロップ結合を実現す
るための2種類の接続孔(接続孔153a,153b
と、接続孔154a,154b)のうち、第1の接地配
線121の無い領域に設ける必要があるのは1種類の接
続孔(接続孔153a,153b)のみとなり、接続孔
153bを接続孔155aの近傍に,接続孔153aを
接続孔155bの近傍に配置することが容易となる。こ
のため、第1の接地配線121は、接続孔152aの近
傍から(m,n+1)ビットと(m+1,n+1)ビッ
トとの境界の方向へ延在させることが可能となる。同様
に、第1の接地配線121は、接続孔152bの近傍か
ら(m−1,n−1)ビットと(m,n−1)ビットと
の境界の方向へ延在させることが可能となる。結果とし
て、この第1の接地配線121は、図示したように、網
目状の形状にすることができる。
るための2種類の接続孔(接続孔153a,153b
と、接続孔154a,154b)のうち、第1の接地配
線121の無い領域に設ける必要があるのは1種類の接
続孔(接続孔153a,153b)のみとなり、接続孔
153bを接続孔155aの近傍に,接続孔153aを
接続孔155bの近傍に配置することが容易となる。こ
のため、第1の接地配線121は、接続孔152aの近
傍から(m,n+1)ビットと(m+1,n+1)ビッ
トとの境界の方向へ延在させることが可能となる。同様
に、第1の接地配線121は、接続孔152bの近傍か
ら(m−1,n−1)ビットと(m,n−1)ビットと
の境界の方向へ延在させることが可能となる。結果とし
て、この第1の接地配線121は、図示したように、網
目状の形状にすることができる。
【0040】シミュレーションのモデルを説明するため
の図4(a)とシミュレーションの結果を示すグラフで
ある図4(b)とを参照すると、上記実施例のSRAM
における接地配線の抵抗の値のビット依存性は以下のよ
うになる。
の図4(a)とシミュレーションの結果を示すグラフで
ある図4(b)とを参照すると、上記実施例のSRAM
における接地配線の抵抗の値のビット依存性は以下のよ
うになる。
【0041】タングステンシリサイド膜で形成された第
1の接地配線121は、例えば16ビット毎に、接続孔
156aおよび接続孔156bを介して、アルミニウム
膜からなる低抵抗の第2の接地配線162aおよび第2
の接地配線162bに接続される。これらの第2の接地
配線162a,162bは、アルミニウム膜からなるデ
ジット線と平行に設けられる。ドライバトランジスタの
ソース領域と第1の接地配線とを接続する接続孔におけ
る隣接する2つの接続孔の間の第1の接地配線の抵抗値
が、全て等しい(=R)とする。第n行に属するビット
についてシミュレーションを行なうが、第n−3行に属
するビットから第n+3行に属するビットまでの7行の
ビットを考慮して行なう〔図4(a)〕。
1の接地配線121は、例えば16ビット毎に、接続孔
156aおよび接続孔156bを介して、アルミニウム
膜からなる低抵抗の第2の接地配線162aおよび第2
の接地配線162bに接続される。これらの第2の接地
配線162a,162bは、アルミニウム膜からなるデ
ジット線と平行に設けられる。ドライバトランジスタの
ソース領域と第1の接地配線とを接続する接続孔におけ
る隣接する2つの接続孔の間の第1の接地配線の抵抗値
が、全て等しい(=R)とする。第n行に属するビット
についてシミュレーションを行なうが、第n−3行に属
するビットから第n+3行に属するビットまでの7行の
ビットを考慮して行なう〔図4(a)〕。
【0042】(m−1,n)ビットと(m,n)ビット
との境界に設けられたこの接続孔152bから上記のア
ルミニウム膜からなる第2の接地配線162a,162
bまでの第1の接地配線121の抵抗値は、mの関数
(=R(m))となる。これは、接続孔152bに電圧
Vを印加したときの第2の接地配線162aに流れる電
流I1(m)と第2の接地配線162bに流れる電流I
2(m)との和から得られる。このシミュレーションな
結果を、図4(b)に示す。すなわち、R(1)=R
(16)=0.50R,R(2)=R(15)=0.7
2R,…,R(4)=R(13)=0.93R,R
(6)=R(11)=1.03R,R(8)=R(9)
=1.07Rとなる。従来の結果(図10(b)参照)
と比較すると、抵抗値が低くなるとともにビット依存性
が少なくなる。このため、TFT型のメモリセルの採用
によりセルサイズを縮小しても、読み出しに際してのセ
ンス・アンプによる検出感度が向上するとともに、検出
感度のビット間,およびビット内でのばらつきも低減す
る。
との境界に設けられたこの接続孔152bから上記のア
ルミニウム膜からなる第2の接地配線162a,162
bまでの第1の接地配線121の抵抗値は、mの関数
(=R(m))となる。これは、接続孔152bに電圧
Vを印加したときの第2の接地配線162aに流れる電
流I1(m)と第2の接地配線162bに流れる電流I
2(m)との和から得られる。このシミュレーションな
結果を、図4(b)に示す。すなわち、R(1)=R
(16)=0.50R,R(2)=R(15)=0.7
2R,…,R(4)=R(13)=0.93R,R
(6)=R(11)=1.03R,R(8)=R(9)
=1.07Rとなる。従来の結果(図10(b)参照)
と比較すると、抵抗値が低くなるとともにビット依存性
が少なくなる。このため、TFT型のメモリセルの採用
によりセルサイズを縮小しても、読み出しに際してのセ
ンス・アンプによる検出感度が向上するとともに、検出
感度のビット間,およびビット内でのばらつきも低減す
る。
【0043】さらに上記実施例では、第1の接地配線1
21で覆える領域が広い。図2にも示したように、TF
T11のチャネル領域141a(特にこれのオフ・セッ
ト部分)とゲート電極111bとの間,およびTFT2
1のチャネル領域141b(特にこれのオフ・セット部
分)とゲート電極111aとの間は、第1の接地配線1
21により充分に遮蔽できる。このため、SRAMのリ
ーク特性は改善される。なお、デジット線によるTFT
のチャネル領域への影響は、第4の導電体膜である多結
晶シリコン膜とアルミニウム膜との間の層間絶縁膜の膜
厚を厚くすることで対処しているが、デジット線を第2
層のアルミニウム膜で形成し、第1層のアルミニウム膜
によりTFTのチャネル領域とデジット線の間を遮蔽す
ることも可能である。この場合には、この遮蔽用のアル
ミニウム膜を第2の接地配線とし、第1の接地配線と第
2の接地配線との間の接続孔をメモリセル上で設けるこ
とができる。
21で覆える領域が広い。図2にも示したように、TF
T11のチャネル領域141a(特にこれのオフ・セッ
ト部分)とゲート電極111bとの間,およびTFT2
1のチャネル領域141b(特にこれのオフ・セット部
分)とゲート電極111aとの間は、第1の接地配線1
21により充分に遮蔽できる。このため、SRAMのリ
ーク特性は改善される。なお、デジット線によるTFT
のチャネル領域への影響は、第4の導電体膜である多結
晶シリコン膜とアルミニウム膜との間の層間絶縁膜の膜
厚を厚くすることで対処しているが、デジット線を第2
層のアルミニウム膜で形成し、第1層のアルミニウム膜
によりTFTのチャネル領域とデジット線の間を遮蔽す
ることも可能である。この場合には、この遮蔽用のアル
ミニウム膜を第2の接地配線とし、第1の接地配線と第
2の接地配線との間の接続孔をメモリセル上で設けるこ
とができる。
【0044】上記実施例では、上述の構造の第1の接地
配線を設けることにより、ドライバトランジスタのドレ
イン領域とソース領域との間の容量が大きくなる。この
ため、α線耐性,および電源ノイズに対する耐性が向上
するという効果を有する。
配線を設けることにより、ドライバトランジスタのドレ
イン領域とソース領域との間の容量が大きくなる。この
ため、α線耐性,および電源ノイズに対する耐性が向上
するという効果を有する。
【0045】図2と、SRAMの製造方法を説明するた
めの主要工程順の断面図であり図2のA−A線での断面
図である図5と、SRAMの製造方法を説明するための
主要工程順の断面図であり図2のB−B線での断面図で
ある図10とを併せて参照すると、上記実施例のSRA
Mの製造方法は、以下のようになる。
めの主要工程順の断面図であり図2のA−A線での断面
図である図5と、SRAMの製造方法を説明するための
主要工程順の断面図であり図2のB−B線での断面図で
ある図10とを併せて参照すると、上記実施例のSRA
Mの製造方法は、以下のようになる。
【0046】まず、P型のシリコン基板101の表面
に、膜厚400nm程度のフィールド酸化膜107,膜
厚12nm程度の第1のゲート酸化膜108を形成す
る。接続孔151a,151bを形成した後、CVD法
等により、第1の導電体膜を形成する。この第1の導電
体膜は、膜厚50nm程度のN+ 型の多結晶シリコン膜
と膜厚100nm程度のタングステンシリサイド膜とを
積層したタングステンポリサイド膜である。タングステ
ンポリサイド膜上に形成した膜厚100nm程度のシリ
コン酸化膜(図示せず)をマスクにしてこのタングステ
ンポリサイド膜をパターニングすることにより、ゲート
電極111a,111b,ワード線112a,112b
が形成される。シリコン酸化膜によるサイドウォール
(図示せず)等の形成,N不純物のイオン注入等を経
て、チャネル領域102a,102b,103a,10
3b,LDD型のN+ 型拡散層104a,104b,1
05a,105b,106a,106bが形成される。
高温CVD法により、膜厚200nm程度のシリコン酸
化膜からなる第1の層間絶縁膜113が形成される。接
続孔152a,152bを形成した後、第2の導電体膜
である膜厚100nm程度のタングステンシリサイド膜
が成膜され、この膜がパターニングされ、第1の接地配
線121が形成される〔図2(a),図9(a),図1
0(a)〕。
に、膜厚400nm程度のフィールド酸化膜107,膜
厚12nm程度の第1のゲート酸化膜108を形成す
る。接続孔151a,151bを形成した後、CVD法
等により、第1の導電体膜を形成する。この第1の導電
体膜は、膜厚50nm程度のN+ 型の多結晶シリコン膜
と膜厚100nm程度のタングステンシリサイド膜とを
積層したタングステンポリサイド膜である。タングステ
ンポリサイド膜上に形成した膜厚100nm程度のシリ
コン酸化膜(図示せず)をマスクにしてこのタングステ
ンポリサイド膜をパターニングすることにより、ゲート
電極111a,111b,ワード線112a,112b
が形成される。シリコン酸化膜によるサイドウォール
(図示せず)等の形成,N不純物のイオン注入等を経
て、チャネル領域102a,102b,103a,10
3b,LDD型のN+ 型拡散層104a,104b,1
05a,105b,106a,106bが形成される。
高温CVD法により、膜厚200nm程度のシリコン酸
化膜からなる第1の層間絶縁膜113が形成される。接
続孔152a,152bを形成した後、第2の導電体膜
である膜厚100nm程度のタングステンシリサイド膜
が成膜され、この膜がパターニングされ、第1の接地配
線121が形成される〔図2(a),図9(a),図1
0(a)〕。
【0047】次に、高温CVD法による膜厚100nm
程度のシリコン酸化膜とCVD法による膜厚500nm
程度のBPSG膜とが堆積され、この積層膜が窒素雰囲
気で850℃,20分の熱処理によりリフローされ、さ
らにエッチバックされて、膜厚200nm程度の平坦化
された第2の層間絶縁膜122が形成される。接続孔1
53a,153bを形成した後、第3層の導電体膜であ
る膜厚70nm程度のN+ 型の多結晶シリコン膜が形成
される。この膜のシート抵抗は数kΩ/□である。この
多結晶シリコン膜がパターニングされて、ゲート電極1
31a,131bが形成される。800℃の高温CVD
法により、膜厚20nm程度のシリコン酸化膜からなる
第2のゲート酸化膜132が形成される。
程度のシリコン酸化膜とCVD法による膜厚500nm
程度のBPSG膜とが堆積され、この積層膜が窒素雰囲
気で850℃,20分の熱処理によりリフローされ、さ
らにエッチバックされて、膜厚200nm程度の平坦化
された第2の層間絶縁膜122が形成される。接続孔1
53a,153bを形成した後、第3層の導電体膜であ
る膜厚70nm程度のN+ 型の多結晶シリコン膜が形成
される。この膜のシート抵抗は数kΩ/□である。この
多結晶シリコン膜がパターニングされて、ゲート電極1
31a,131bが形成される。800℃の高温CVD
法により、膜厚20nm程度のシリコン酸化膜からなる
第2のゲート酸化膜132が形成される。
【0048】次に、接続孔154a,154bを形成し
た後、膜厚40nm程度の非晶質シリコン膜が堆積さ
れ、600℃,6時間の熱処理により、この非晶質シリ
コン膜が多結晶シリコン膜となる。この多結晶シリコン
膜へのN型不純物のイオン注入,この膜のパターニング
により、チャネル領域141a,141b,P+ 型拡散
領域142a,142b,143a,143b等が形成
される。チャネル領域141a,141bは、それぞれ
P+ 型拡散領域143a,143bの方向に延在したオ
フ・セット部分を有している。高温CVD法による膜厚
200nm程度のシリコン酸化膜とCVD法による膜厚
600nm程度のBPSG膜とが堆積され、この積層膜
が窒素雰囲気で850℃,20分の熱処理によりリフロ
ーされ、さらにエッチバックされて、膜厚300nm程
度の平坦化された第3の層間絶縁膜144が形成され
る。高温CVD法によるシリコン酸化膜を形成するの
は、BPSG膜にTFTのチャネル領域141a,14
1b,およびP+ 型拡散領域142a,142b,14
3a,143bをBPSG膜に直接に接触させないため
である。なおP+ 型拡散領域142a,142b,14
3a,143bの底面には、第2のゲート酸化膜がある
ため、第2の層間絶縁膜122とこれらとは直接に接触
しない。接続孔155a,155bを形成した後、これ
らの接続孔155a,155bにN+ 型の多結晶シリコ
ン膜からなるコンタクト・プラグ145を形成する。こ
れの形成に際しての熱処理も、窒素雰囲気,850℃,
20分である。バリアメタル層としてのチタニウム膜,
窒化チタニウム膜を成膜した後、膜厚400nm程度の
アルミニウム・シリコン・銅−合金膜を成膜し、これら
からなる積層膜をパターニングして、デジット線161
a,161b(および第2の接地配線162a,162
b)が形成される〔図2(a),(b),図5(b),
図6(b)〕。
た後、膜厚40nm程度の非晶質シリコン膜が堆積さ
れ、600℃,6時間の熱処理により、この非晶質シリ
コン膜が多結晶シリコン膜となる。この多結晶シリコン
膜へのN型不純物のイオン注入,この膜のパターニング
により、チャネル領域141a,141b,P+ 型拡散
領域142a,142b,143a,143b等が形成
される。チャネル領域141a,141bは、それぞれ
P+ 型拡散領域143a,143bの方向に延在したオ
フ・セット部分を有している。高温CVD法による膜厚
200nm程度のシリコン酸化膜とCVD法による膜厚
600nm程度のBPSG膜とが堆積され、この積層膜
が窒素雰囲気で850℃,20分の熱処理によりリフロ
ーされ、さらにエッチバックされて、膜厚300nm程
度の平坦化された第3の層間絶縁膜144が形成され
る。高温CVD法によるシリコン酸化膜を形成するの
は、BPSG膜にTFTのチャネル領域141a,14
1b,およびP+ 型拡散領域142a,142b,14
3a,143bをBPSG膜に直接に接触させないため
である。なおP+ 型拡散領域142a,142b,14
3a,143bの底面には、第2のゲート酸化膜がある
ため、第2の層間絶縁膜122とこれらとは直接に接触
しない。接続孔155a,155bを形成した後、これ
らの接続孔155a,155bにN+ 型の多結晶シリコ
ン膜からなるコンタクト・プラグ145を形成する。こ
れの形成に際しての熱処理も、窒素雰囲気,850℃,
20分である。バリアメタル層としてのチタニウム膜,
窒化チタニウム膜を成膜した後、膜厚400nm程度の
アルミニウム・シリコン・銅−合金膜を成膜し、これら
からなる積層膜をパターニングして、デジット線161
a,161b(および第2の接地配線162a,162
b)が形成される〔図2(a),(b),図5(b),
図6(b)〕。
【0049】上述の製造方法は、SRAMのメモリセル
に関するものであるが、SRAMの周辺回路がシリコン
基板表面に形成されたPチャネルMOSトランジスタを
含むCMOSで構成される場合、P型のシリコン基板1
01の代りに、N型のシリコン基板を用い、この基板に
Nウェル,Pウェルを形成し、CMOSを形成する。こ
のとき、PチャネルMOSトランジスタは、サイドウォ
ール型のP+ 型拡散層を有する。
に関するものであるが、SRAMの周辺回路がシリコン
基板表面に形成されたPチャネルMOSトランジスタを
含むCMOSで構成される場合、P型のシリコン基板1
01の代りに、N型のシリコン基板を用い、この基板に
Nウェル,Pウェルを形成し、CMOSを形成する。こ
のとき、PチャネルMOSトランジスタは、サイドウォ
ール型のP+ 型拡散層を有する。
【0050】
【発明の効果】以上説明したように本発明は、第1のア
クセストランジスタと第2のアクセストランジスタとが
メモリセル内の同一基準点(このメモリセルの重心)に
対して点対称の位置に配置されるこのにより、第1のア
クセストランジスタのドレイン領域と第1のデジット線
との接続孔(第1のデジット接続孔)と、第2のアクセ
ストランジスタのドレイン領域と第2のデジット線との
接続孔(第2のデジット接続孔)とがこの重心に対して
点対称の位置に配置される。従来、例えば(m−1,
n)ビットの第1のデジット接続孔,(m−1,n)ビ
ットの第2のデジット接続孔,(m,n)ビットの第1
のデジット接続孔,(m,n)ビットの第2のデジット
接続孔,(m+1,n)ビットの第1のデジット接続
孔,および(m+1,n)ビットの第2のデジット接続
孔は第n行に属するビットと第n+1行に属するビット
との境界に一列に設けられていた。ここでは、(m−
1,n)ビットの第1のデジット接続孔,(m,n)ビ
ットの第1のデジット接続孔,および(m+1,n)ビ
ットの第1のデジット接続孔は第n行に属するビットと
第n+1行に属するビットとの境界に一列に設けられ、
(m−1,n)ビットの第2のデジット接続孔,(m,
n)ビットの第2のデジット接続孔,および(m+1,
n)ビットの第2のデジット接続孔は第n−1行に属す
るビットと第n行に属するビットとの境界に一列に設け
られる。このため、1列に配置された2つのデジット接
続孔の間隔はセルサイズを大きくすることなしに広くで
き、この間に上記第1の接地配線を設けることが可能に
なる。一対のドライバトランジスタとTFTからなる一
対のロードトランジスタとによる一対のCMOSインバ
ータ,およびこの一対のCMOSインバートのフリップ
・フロップ結合を得るための複数の接続孔も、同様にこ
の重心に対してそれぞれ点対称に分散して配置でき、か
つ、第1のデジット接続孔と第2のデジット接続孔との
近傍にそれぞれ分散して配置できる。
クセストランジスタと第2のアクセストランジスタとが
メモリセル内の同一基準点(このメモリセルの重心)に
対して点対称の位置に配置されるこのにより、第1のア
クセストランジスタのドレイン領域と第1のデジット線
との接続孔(第1のデジット接続孔)と、第2のアクセ
ストランジスタのドレイン領域と第2のデジット線との
接続孔(第2のデジット接続孔)とがこの重心に対して
点対称の位置に配置される。従来、例えば(m−1,
n)ビットの第1のデジット接続孔,(m−1,n)ビ
ットの第2のデジット接続孔,(m,n)ビットの第1
のデジット接続孔,(m,n)ビットの第2のデジット
接続孔,(m+1,n)ビットの第1のデジット接続
孔,および(m+1,n)ビットの第2のデジット接続
孔は第n行に属するビットと第n+1行に属するビット
との境界に一列に設けられていた。ここでは、(m−
1,n)ビットの第1のデジット接続孔,(m,n)ビ
ットの第1のデジット接続孔,および(m+1,n)ビ
ットの第1のデジット接続孔は第n行に属するビットと
第n+1行に属するビットとの境界に一列に設けられ、
(m−1,n)ビットの第2のデジット接続孔,(m,
n)ビットの第2のデジット接続孔,および(m+1,
n)ビットの第2のデジット接続孔は第n−1行に属す
るビットと第n行に属するビットとの境界に一列に設け
られる。このため、1列に配置された2つのデジット接
続孔の間隔はセルサイズを大きくすることなしに広くで
き、この間に上記第1の接地配線を設けることが可能に
なる。一対のドライバトランジスタとTFTからなる一
対のロードトランジスタとによる一対のCMOSインバ
ータ,およびこの一対のCMOSインバートのフリップ
・フロップ結合を得るための複数の接続孔も、同様にこ
の重心に対してそれぞれ点対称に分散して配置でき、か
つ、第1のデジット接続孔と第2のデジット接続孔との
近傍にそれぞれ分散して配置できる。
【0051】その結果、上記第1の接地配線は網目状の
形状を有し、特定デジット接続孔から第2の接地配線ま
でのこの第1の接地配線の抵抗の値は、低くなり,かつ
別のデジット接続孔から第2の接地配線までのこの第1
の接地配線の抵抗の値との差も小さくなる。このため、
TFT型のメモリセルによりセルサイズの縮小が容易で
あるにもかかわらず、読み出しの検出感度は向上し、さ
らに、メモリセル間,および同一メモリセル内における
読み出しの検出感度の差は少なくなる。
形状を有し、特定デジット接続孔から第2の接地配線ま
でのこの第1の接地配線の抵抗の値は、低くなり,かつ
別のデジット接続孔から第2の接地配線までのこの第1
の接地配線の抵抗の値との差も小さくなる。このため、
TFT型のメモリセルによりセルサイズの縮小が容易で
あるにもかかわらず、読み出しの検出感度は向上し、さ
らに、メモリセル間,および同一メモリセル内における
読み出しの検出感度の差は少なくなる。
【0052】また、CMOSインバータ,フリップ・フ
ロップ結合のための複数種類の接続孔と第1の接続配線
との間隔による制約も緩和され、TFTからなる第1,
第2のロードトランジスタのチャネル領域と、第2,第
1のドライバトランジスタのゲート電極との間を、それ
ぞれ上記第1の接地配線により遮蔽することが可能にな
る。これにより、これらのTFTのリーク特性は良くな
り、リーク特性の優れたメモリセルを有するSRAMが
実現する。
ロップ結合のための複数種類の接続孔と第1の接続配線
との間隔による制約も緩和され、TFTからなる第1,
第2のロードトランジスタのチャネル領域と、第2,第
1のドライバトランジスタのゲート電極との間を、それ
ぞれ上記第1の接地配線により遮蔽することが可能にな
る。これにより、これらのTFTのリーク特性は良くな
り、リーク特性の優れたメモリセルを有するSRAMが
実現する。
【図1】本発明の一実施例のSRAMの(m,n)ビッ
トのメモリセルの等価回路図である。
トのメモリセルの等価回路図である。
【図2】上記実施例のSRAMの(m,n)ビットのメ
モリセルを説明するための略平面図である。
モリセルを説明するための略平面図である。
【図3】上記実施例のSRAMの接地配線の形状を説明
するための略平面図である。
するための略平面図である。
【図4】上記実施例の効果を説明するための図であり、
分図(a)は上記実施例の接地配線のシミュレションの
モデルを説明するための略図であり、分図(b)はこの
シミュレーションの結果を示すグラフである。
分図(a)は上記実施例の接地配線のシミュレションの
モデルを説明するための略図であり、分図(b)はこの
シミュレーションの結果を示すグラフである。
【図5】上記実施例のSRAMの製造方法を説明するた
めの主要工程順の断面図であり、図2のA−A線での断
面図である。
めの主要工程順の断面図であり、図2のA−A線での断
面図である。
【図6】上記実施例のSRAMの製造方法を説明するた
めの主要工程順の断面図であり、図2のB−B線での断
面図である。
めの主要工程順の断面図であり、図2のB−B線での断
面図である。
【図7】従来のSRAMの(m,n)ビットのメモリセ
ルの等価回路図である。
ルの等価回路図である。
【図8】従来のSRAMの(m,n)ビットのメモリセ
ルを説明するための略平面図である。
ルを説明するための略平面図である。
【図9】従来のSRAMの接地配線の形状を説明するた
めの略平面図である。
めの略平面図である。
【図10】従来のSRAMの問題点を説明するための図
であり、分図(a)は従来のSRAMの接地配線の抵抗
値をシミュレションするためのモデルの略図であり、分
図(b)はこのシミュレーションの結果を示すグラフで
ある。
であり、分図(a)は従来のSRAMの接地配線の抵抗
値をシミュレションするためのモデルの略図であり、分
図(b)はこのシミュレーションの結果を示すグラフで
ある。
101 P型のシリコン基板 102a,102b,103a,103b,141a,
141b,202a,202b,203a,203b,
231a,231b チャネル領域 104a,104b,105a,105b,106a,
106b,204a,204b,205a,205b,
205c,206a,206b N+ 拡散層 107 フィールド酸化膜 108,132 ゲート酸化膜 111a,111b,131a,131b,211a,
211b,241a,241b ゲート電極 112a,112b,212 ワード線 113,122,132 層間絶縁膜 121,162a,162b,222,222a,26
1a,262b 接地配線 142a,142b,143a,143b,232a,
232b,233a,233b P+ 型拡散領域 144 コンタクト・プラグ 151a,151b,152a,152b,153a,
153b,154a,154b,155a,155b,
156a,156b,251a,251b,252a,
252b,253a,253b,254a,254b,
255a,255b,256a,256b 接続孔 161a,161b,261a,261b デジット
線 A11,A21,A12,A22 アクセストランジ
スタ D11,D21,D12,D22 ドライバトランジ
スタ TFT11,TFT21,TFT12,TFT22
ロードトランジスタ WLn1,WLn2 ワード線 DLm11,DLm21,DLm12,DLm22
デジット線 Vcc1,Vcc2 電源配線 GND1,GND2 接地配線
141b,202a,202b,203a,203b,
231a,231b チャネル領域 104a,104b,105a,105b,106a,
106b,204a,204b,205a,205b,
205c,206a,206b N+ 拡散層 107 フィールド酸化膜 108,132 ゲート酸化膜 111a,111b,131a,131b,211a,
211b,241a,241b ゲート電極 112a,112b,212 ワード線 113,122,132 層間絶縁膜 121,162a,162b,222,222a,26
1a,262b 接地配線 142a,142b,143a,143b,232a,
232b,233a,233b P+ 型拡散領域 144 コンタクト・プラグ 151a,151b,152a,152b,153a,
153b,154a,154b,155a,155b,
156a,156b,251a,251b,252a,
252b,253a,253b,254a,254b,
255a,255b,256a,256b 接続孔 161a,161b,261a,261b デジット
線 A11,A21,A12,A22 アクセストランジ
スタ D11,D21,D12,D22 ドライバトランジ
スタ TFT11,TFT21,TFT12,TFT22
ロードトランジスタ WLn1,WLn2 ワード線 DLm11,DLm21,DLm12,DLm22
デジット線 Vcc1,Vcc2 電源配線 GND1,GND2 接地配線
Claims (5)
- 【請求項1】 Pチャネル型のTFTからなる第1およ
び第2のロードトランジスタと、シリコン基板の表面に
形成されたNチャネルMOSトランジスタからなる第1
および第2のドライバトランジスタと、前記シリコン基
板の表面に形成されたNチャネルMOSトランジスタか
らなる第1および第2のアクセストランジスタと、ワー
ド線と、第1および第2のデジット線と、電源配線と、
第1の接地配線とにより1つのスタティック型のメモリ
セルが構成され、アルミニウムより高融点の材料からな
る第1の導電体膜により前記第1および第2のドライバ
トランジスタのゲート電極と前記ワード線を兼る前記第
1および第2のアクセストランジスタのゲート電極とが
形成され、アルミニウムより高融点の材料からなる第2
の導電体膜により前記メモリセル内における前記第1の
接地配線が形成され、かつ前記第1の接地配線は前記メ
モリセル外の所定領域においてアルミニウム膜からなる
第2の接地配線に接続され、アルミニウムより高融点の
材料からなる第3の導電体膜並びにアルミニウムより高
融点の材料からなる第4の導電体膜により前記第1およ
び第2のロードトランジスタが形成された半導体記憶装
置において、 前記ワード線が前記メモリセル内において前記第1のア
クセストランジスタの前記ゲート電極を兼る第1のワー
ド線と前記第2のアクセストランジスタの前記ゲート電
極を兼る第2のワード線とに分岐して前記メモリセル外
の所定位置において前記第1のワード線と前記第2のワ
ード線とが接続し、前記電源配線が前記メモリセル内に
おいて前記第1のロードトランジスタのソース領域を兼
ねる第1の電源配線と前記第2のロードトランジスタの
ソース領域を兼ねる第2の電源配線とに分岐して前記メ
モリセル外の所定位置において前記第1の電源配線と前
記第2の電源配線とが接続し、前記第1のロードトラン
ジスタと前記第2のロードトランジスタ、前記第1のド
ライバトランジスタと前記第2のドライバトランジス
タ、および前記第1のアクセストランジスタと前記第2
のアクセストランジスタが、前記メモリセル内の同一基
準点に対してそれぞれ点対称の位置に配置されるととも
に、 前記第1の接地配線が前記第1,第2のデジット線と平
行な方向、および前記ワード線と平行な方向にそれぞれ
延在し、網目状の形状を有することを特徴とする半導体
記憶装置。 - 【請求項2】 前記第1,および第2のロードトランジ
スタのそれぞれのチャネル領域と、前記第2,および第
1のドライバトランジスタのそれぞれのゲート電極との
間には、前記第1の接地配線が設けられていることを併
せて特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記第1の接地配線が、高融点金属,シ
リサイド,あるいはポリサイドにより形成されることを
特徴とする請求項1,もしくは請求項2記載の半導体記
憶装置。 - 【請求項4】 前記第1,および第2のTFTがボトム
・ゲート型であることと、前記第3の導電体膜がN型の
多結晶シリコン膜であることとを併せて特徴とする請求
項1,請求項2,もしくは請求項3記載の半導体記憶装
置。 - 【請求項5】 前記第1,および第2のTFTのチャネ
ル領域が、それぞれ前記第1,および第2のTFTのド
レイン領域方向に延在したオフ・セット部分を有するこ
とを特徴とする請求項4記載の半導体記憶装置。
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