JP2002343939A - 半導体メモリ素子におけるセンスアンプレイアウト方法及びこれを用いる半導体メモリ素子 - Google Patents

半導体メモリ素子におけるセンスアンプレイアウト方法及びこれを用いる半導体メモリ素子

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Abstract

(57)【要約】 【課題】 センスアンプのレイアウト面積を減らし工程
マージンを増加させるセンスアンプのレイアウト方法を
提供する。 【解決手段】 複数のビットラインとビットバーライン
を互いに平行に、交互に配置する。１つのビットライン
と１つのビットバーラインは、１つのビットライン対を
なす。次に、複数のビットライン対上にセンスアンプ用
ＭＯＳトランジスタをビットライン対の長さ方向に２個
ずつまとめて交互に配置する。センスアンプ用ＭＯＳト
ランジスタのゲートは複数のビットライン対を殆どカバ
ーするように形成される。本発明によると、センスアン
プのレイアウト面積を低減し、工程マージンを増加さ
せ、配線面積を増加させて、ゲートの配線をなくすこと
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
におけるセンスアンプレイアウト方法に関し、特にセン
スアンプのＮＭＯＳトランジスタ部分のレイアウト（ｌ
ａｙｏｕｔ）構造に関する。
【０００２】
【従来の技術】半導体メモリ素子のセンスアンプは、Ｐ
ＭＯＳトランジスタを用いたプルアップ素子とＮＭＯＳ
トランジスタを用いたプルダウン素子とからなり、ビッ
トラインＢＬとビットバーライン／ＢＬに載置されるデ
ータ電圧を増幅してデータバスに出力する。このような
半導体メモリ素子のセンスアンプの回路を図１に示して
いる。
【０００３】図１に示す半導体メモリ素子のセンスアン
プは、ビットバーライン／ＢＬ０とビットラインＢＬ０
のデータをセンシングする第１のセンスアンプ部１０
と、ビットバーライン／ＢＬ１とビットラインＢＬ１の
データをセンシングする第２のセンスアンプ部２０を例
として示している。第１のセンスアンプ部１０では、Ｐ
ＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１と
が電源電圧ＶＤＤと接地Ｖｓｓ間に直列連結され、別の
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２
とが電源電圧ＶＤＤと接地Ｖｓｓとの間に直列連結され
る。
【０００４】前述のＰＭＯＳトランジスタＰ１とＮＭＯ
ＳトランジスタＮ１の場合、各々のドレインはビットバ
ーライン／ＢＬ０に連結し、各々のゲートはビットライ
ンＢＬ０に連結している。後述のＰＭＯＳトランジスタ
Ｐ２とＮＭＯＳトランジスタＮ２の場合には、各々のド
レインがビットラインＢＬ０に連結し、各々のゲートは
ビットバーライン／ＢＬ０に連結している。
【０００５】第２のセンスアンプ部２０は、ＰＭＯＳト
ランジスタＰ３とＮＭＯＳトランジスタＮ３とを電源電
圧ＶＤＤと接地Ｖｓｓとの間に直列連結し、別のＰＭＯ
ＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とを電
源電圧ＶＤＤと接地Ｖｓｓとの間に直列連結している。
【０００６】前述のＰＭＯＳトランジスタＰ３とＮＭＯ
ＳトランジスタＮ３の場合、各々のドレインはビットバ
ーライン／ＢＬ１に連結し、各々のゲートはビットライ
ンＢＬ１に連結している。後述のＰＭＯＳトランジスタ
Ｐ４とＮＭＯＳトランジスタＮ４の場合には、各々のド
レインがビットラインＢＬ１に連結し、各々のゲートは
ビットバーライン／ＢＬ１に連結している。
【０００７】ビットラインＢＬ０とビットバーライン／
ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ
１の初期状態では、半電源電圧（１／２ＶＤＤ）にプリ
チャージされた状態で、メモリセルから出力されるデー
タ信号の電圧レベルにより電圧が多少上昇するか、また
は、プリチャージ電圧をそのまま保持する。
【０００８】データ信号の電圧によりビットラインが上
昇する時の電圧上昇幅は動作速度とセルキャパシタのサ
イズにより非常に小さい。従って、半導体メモリ素子の
センスアンプは非常に良好な感度を有していなければな
らない。
【０００９】図２は、図１に示す第１及び第２のセンス
アンプ部１０、２０のＮＭＯＳトランジスタ部３０の従
来のレイアウトを示す図面である。図示のように、ビッ
トラインＢＬ０とビットバーライン／ＢＬ０、ビットラ
インＢＬ１とビットバーライン／ＢＬ１とが図面を基準
にして縦方向に所定間隔を置いて平行に形成される。
【００１０】垂直に平行に形成されたビットラインＢＬ
０とビットバーライン／ＢＬ０の上部には前記センスア
ンプ部１０のＮＭＯＳトランジスタＮ１の形成領域４０
を形成し、その下部には前記第１のセンスアンプ部１０
のＮＭＯＳトランジスタＮ２の形成領域４２を形成して
いる。そして、垂直に平行に形成されたビットラインＢ
Ｌ１とビットバーライン／ＢＬ１の上部には前記第２の
センスアンプ部２０のＮＭＯＳトランジスタＮ３の形成
領域４４を形成し、その下部には前記第２のセンスアン
プ部２０のＮＭＯＳトランジスタＮ４の形成領域４６を
形成している。
【００１１】一方、接地ラインＶｓｓは、前記第１のセ
ンスアンプ部１０のＮＭＯＳトランジスタＮ１の形成領
域４０の場合、前記ビットラインＢＬ０の左側に形成
し、前記第２のセンスアンプ部２０のＮＭＯＳトランジ
スタＮ３の形成領域４４の場合、ビットバーライン／Ｂ
Ｌ１の右側に垂直に形成し、また、前記第１のセンスア
ンプ部１０のＮＭＯＳトランジスタＮ２の形成領域４２
と前記第２のセンスアンプ部２０のＮＭＯＳトランジス
タＮ４の形成領域４６の場合、ビットバーライン／ＢＬ
０とビットラインＢＬ１との間に接地ラインＶｓｓを形
成している。
【００１２】第１のセンスアンプ部１０のＮＭＯＳトラ
ンジスタＮ１の形成領域４０には、図面を基準にして、
垂直に形成したビットラインＢＬ０に第１のゲートコン
タクトＧ１を形成し、前記ビットラインＢＬ０と所定の
間隔を置いて、図面を基準にして垂直に形成されたビッ
トバーライン／ＢＬ０に第１のドレインコンタクトＤ１
を形成し、前記ビットラインＢＬ０の左側に垂直に形成
した接地ラインＶｓｓに第１のソースコンタクトＳ１を
形成している。
【００１３】第１のセンスアンプ部１０のＮＭＯＳトラ
ンジスタＮ２の形成領域４２には、図面を基準にして、
垂直に形成したビットラインＢＬ０に第２のドレインコ
ンタクトＤ２を形成し、前記ビットラインＢＬ０と所定
の間隔を置いて、図面を基準にして垂直に形成したビッ
トバーライン／ＢＬ０に第２のゲートコンタクトＧ２を
形成し、前記ビットラインＢＬ０と前記ビットバーライ
ン／ＢＬ０との間に垂直に形成した接地ラインＶｓｓに
第２のソースコンタクトＳ１を形成している。
【００１４】第２のセンスアンプ部２０のＮＭＯＳトラ
ンジスタＮ３の形成領域４４には、図面を基準にして、
垂直に形成したビットラインＢＬ１に第３のドレインコ
ンタクトＤ３を形成し、前記ビットラインＢＬ１と所定
の間隔を置いて、図面を基準にして垂直に形成したビッ
トバーライン／ＢＬ１に第３のゲートコンタクトＧ３を
形成し、前記ビットバーライン／ＢＬ１の右側に垂直に
形成した接地ラインＶｓｓに第３のソースコンタクトＳ
３を形成している。
【００１５】第２のセンスアンプ部２０のＮＭＯＳトラ
ンジスタＮ４の形成領域４６には、図面を基準にして、
垂直に形成したビットラインＢＬ１に第４のゲートコン
タクトＧ４を形成し、ビットラインＢＬ１と所定の間隔
を置いて、図面を基準にして垂直に形成したビットバー
ライン／ＢＬ１に第４のドレインコンタクトＤ４を形成
し、前記ビットラインＢＬ０とビットバーライン／ＢＬ
０との間に垂直に形成した接地ラインＶｓｓに第４のソ
ースコンタクトＳ４を形成している。
【００１６】図３は、図２に示しているレイアウトのＩ
Ｉ−ＩＩの断面図である。図３の断面図を見ると、シリ
コン基板５１にｐ型活性領域５２が形成され、この活性
領域５２内に３つのｎ＋不純物領域５３、５４、５５を
形成している。
【００１７】活性領域５２の上で、第１の不純物領域５
３と第２の不純物領域５４との間に第１のゲート５６を
形成し、第２の不純物領域５４と第３の不純物領域５５
との間に第２のゲート５７を形成している。そして、前
記第１及び第２のゲート５６、５７が形成された全体構
造物の上に層間絶縁膜５８を形成し、第１乃至第３の不
純物領域５３、５４、５５の一部が露出するように、コ
ンタクトホール（図示していない）が形成される。ま
た、前記コンタクトホールの内部及び全体構造物上に形
成した導電性物質が所定部分パターニングされて第１乃
至第３の導電ライン５９、６０、６１を形成している。
【００１８】
【発明が解決しようとする課題】従来のセンスアンプレ
イアウト方法は、図２に示すように、１つのビットライ
ンピッチ（Ｌ）に１つのＮＭＯＳトランジスタが上下に
各々配置している。このような構造を有する従来のセン
スアンプレイアウト構造は、１つのビットラインピッチ
（Ｌ）に１つのＮＭＯＳトランジスタが構成されるの
で、センスアンプのレイアウト面積を増加させ、工程マ
ージンを減少させている。また、配線面積が足りないた
めにゲート配線を使用することになるので、センスアン
プがゲート配線抵抗に影響を受けることになり、動作速
度が下がったり、誤動作を起こすなどの問題があった。
【００１９】従って、本発明は、前記の問題を解決する
ためのもので、センスアンプのレイアウト面積を減ら
し、工程マージンを増加させる半導体メモリ素子のセン
スアンプレイアウト方法を提供することを目的とする。
また、本発明の別の目的は、配線面積を増加させ、ゲー
ト配線の必要がない半導体メモリ素子のセンスアンプレ
イアウト方法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、半導体メモリ素子におけるセンスアンプをレイアウ
トする方法を開示する。先ず、複数のビットラインとビ
ットバーラインを互いに平行に、交互に配置する。１つ
のビットラインと１つのビットバーラインとは１つのビ
ットライン対をなす。次に、複数のビットライン対の上
に２個ずつまとめて交互にセンスアンプ用ＭＯＳトラン
ジスタを前記ビットライン対の長さ方向に複数個配置す
る。センスアンプ用ＭＯＳトランジスタのゲートは、複
数のビットライン対をカバーするように形成する。セン
スアンプ用ＭＯＳトランジスタのゲートは、リング状、
または、矩形状であることが望ましい。
【００２１】特に、センスアンプ用ＭＯＳトランジスタ
は、２つのビットライン対の上に長さ方向に２個ずつま
とめて交互に配置している。２つのビットライン対は、
第１のビットライン及びビットバーラインと、第２のビ
ットライン及びビットバーラインとからなる。２つのビ
ットライン対の上に配置した第１ないし第４のＭＯＳト
ランジスタは、第１及び第２のＭＯＳトランジスタが１
つのクロスカップリングされたＭＯＳ（ｃｒｏｓｓ−ｃ
ｏｕｐｌｅｄ ＭＯＳ）を構成し、前記第３及び第４の
ＭＯＳトランジスタがもう１つのクロスカップリングさ
れたＭＯＳを構成する。
【００２２】第１のＭＯＳトランジスタには、第１のビ
ットラインに第１のゲートコンタクトを形成し、第１の
ビットバーラインに第１のドレインコンタクトを形成
し、第１のビットラインと第１のビットバーラインとの
間に形成した接地ラインＶｓｓに第１のソースコンタク
トを形成する。第２のＭＯＳトランジスタには、第１の
ビットラインに第２のドレインコンタクトを形成し、第
１のビットバーラインに第２のゲートコンタクトを形成
し、第１のビットラインとビットバーラインとの間に形
成した接地ラインＶｓｓに第２のソースコンタクトを形
成している。第３のＭＯＳトランジスタには、第２のビ
ットラインに第３のゲートコンタクトを形成し、第２の
ビットバーラインに第３のドレインコンタクトを形成
し、第２のビットラインと第２のビットバーラインとの
間に形成した接地ラインＶｓｓに第３のソースコンタク
トを形成している。第４のＭＯＳトランジスタには、第
２のビットラインに第４のドレインコンタクトを形成
し、第２のビットバーラインに第４のゲートコンタクト
を形成し、第２のビットラインと第２のビットバーライ
ンとの間に垂直に形成した接地ラインＶｓｓに第４のソ
ースコンタクトを形成している。
【００２３】従来のセンスアンプのレイアウト方法で
は、１つのビットラインの上に１つのＮＭＯＳトランジ
スタを具現したが、上述したように、本発明によって複
数のビットラインの長さ方向に２個ずつまとめて交互に
配置するように、１つのＮＭＯＳ トランジスタをレイ
アウトすると、センスアンプ構成用ＭＯＳのピッチがＮ
倍になって、工程マージンがよくなる。また、従来のも
のはゲートの配線抵抗がセンスアンプの動作に影向を与
えて、センスアンプの動作特性が良くないが、本発明に
よると、配線面積が増加するためにゲート配線を使用す
る必要がなくなって、センスアンプの動作特性がよくな
る効果がある。また、本発明によると、従来のライン状
のゲートの代わりにリング状、または、矩形状のゲート
を使用して、センスアンプをレイアウトするために必要
な面積を低減することができる。また、本発明による
と、ビットラインのピッチが小さくなってもセンスアン
プをレイアウトすることができる。従って、半導体メモ
リ素子の集積度が大きくなっても、センスアンプを容易
にレイアウトすることができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照しながら詳細に説明する。図面に
おいて，同一機能を有する構成要素には同一の符号を付
し、その説明を省略する。
【００２５】図４は、図１に示すセンスアンプのＮＭＯ
Ｓトランジスタ部３０の本発明にかかるレイアウトを示
す図面である。図４に示すようにビットラインＢＬ０と
ビットバーライン／ＢＬ０、ビットラインＢＬ１とビッ
トバーライン／ＢＬ１とが図面を基準にして、縦方向に
所定の間隔を置いて平行に形成している。ここで、ビッ
トラインＢＬ０とビットバーライン／ＢＬ０、ビットラ
インＢＬ１とビットバーライン／ＢＬ１、即ち２対のビ
ットラインとビットバーラインを配置した横（または、
幅方向）の長さをＤ（ピッチ）とすれば、Ｄは図２に示
している従来のビットラインピッチ（Ｌ）の２倍であ
る。
【００２６】ピッチＤを有するビットラインＢＬ０とビ
ットバーライン／ＢＬ０、ビットラインＢＬ１とビット
バーライン／ＢＬ１の上部には、図１に示している第２
のセンスアンプ部２０のＮＭＯＳトランジスタＮ３を配
置し（４００）、その下部には第２のセンスアンプ部２
０のＮＭＯＳトランジスタＮ４を配置している（５０
０）。そして、第２のセンスアンプ部２０のＮＭＯＳト
ランジスタＮ４が配置（５００）されたレイアウトの直
下には第１のセンスアンプ部１０のＮＭＯＳトランジス
タＮ１が配置され（２００）、その下方には第１のセン
スアンプ部１０のＮＭＯＳトランジスタＮ２を配置して
いる（３００）。
【００２７】第１及び第２のセンスアンプ部１０、２０
のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、１
つのリング（Ｒｉｎｇ）状を有するゲートを各々備え、
リング状のゲートはピッチＤを有するビットラインＢＬ
０とビットバーライン／ＢＬ０、ビットラインＢＬ１と
ビットバーライン／ＢＬ１とで上下に２つずつ２対を備
える。
【００２８】次に、図４を参照して、本発明にかかるセ
ンスアンプレイアウトについて詳細に説明する。先ず、
第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３
の形成領域（４００）には、図面を基準にして、垂直に
形成されたビットラインＢＬ１にゲートコンタクトＧ１
３を形成し、ビットラインＢＬ１と所定の間隔を置い
て、図面を基準にして垂直に形成されたビットバーライ
ン／ＢＬ１にドレインコンタクトＤ１３を形成し、ビッ
トラインＢＬ１とビットバーライン／ＢＬ１との間に垂
直に形成された接地ラインＶｓｓにソースコンタクトＳ
１３が形成される。前記ビットラインＢＬ１に連結され
たＮＭＯＳトランジスタＮ３のゲート１２０は、ピッチ
Ｄを有するビットラインＢＬ０とビットバーライン／Ｂ
Ｌ０、ビットラインＢＬ１とビットバーライン／ＢＬ１
の全体の上部に方形、または、リング状に形成される。
【００２９】第２のセンスアンプ部２０のＮＭＯＳトラ
ンジスタＮ４の形成領域（５００）には、図面を基準に
して、垂直に形成されたビットラインＢＬ１にドレイン
コンタクトＤ１４が形成され、ビットラインＢＬ１と所
定の間隔を置いて、図面を基準にして垂直に形成された
ビットバーライン／ＢＬ１に第１のゲートコンタクトＧ
１４が形成され、ビットラインＢＬ１とビットバーライ
ン／ＢＬ１との間に垂直に形成された接地ラインＶｓｓ
にソースコンタクトＳ１４が形成される。ビットバーラ
イン／ＢＬ１に連結された前記ＮＭＯＳトランジスタＮ
４のゲート１３０はピッチＤを有するビットラインＢＬ
０とビットバーライン／ＢＬ０、ビットラインＢＬ１と
ビットバーライン／ＢＬ１の全体の上部に方形、また
は、リング状に形成される。
【００３０】第１のセンスアンプ部１０のＮＭＯＳトラ
ンジスタＮ１の形成領域（２００）には、図面を基準に
して、垂直に形成されたビットラインＢＬ０にゲートコ
ンタクトＧ１１が形成され、ビットラインＢＬ０と所定
の間隔を置いて、図面を基準にして垂直に形成されたビ
ットバーライン／ＢＬ０に第１のドレインコンタクトＤ
１１を形成し、ビットラインＢＬ０とビットバーライン
／ＢＬ０との間に垂直に形成した接地ラインＶｓｓにソ
ースコンタクトＳ１１を形成している。ビットラインＢ
Ｌ０に連結したＮＭＯＳトランジスタＮ１のゲート１０
０はピッチＤを有するビットラインＢＬ０とビットバー
ライン／ＢＬ０、ビットラインＢＬ１とビットバーライ
ン／ＢＬ１の全体の上部に方形状、または、リング状に
形成される。
【００３１】第１のセンスアンプ部１０のＮＭＯＳトラ
ンジスタＮ２の形成領域（３００）には、図面を基準に
して、垂直に形成したビットラインＢＬ０にドレインコ
ンタクトＤ１２が形成され、ビットラインＢＬ０と所定
の間隔を置いて、図面を基準にして垂直に形成したビッ
トバーライン／ＢＬ０にゲートコンタクトＧ１２を形成
し、ビットラインＢＬ０とビットバーライン／ＢＬ０と
の間に垂直に形成した接地ラインＶｓｓにソースコンタ
クトＳ１２を形成している。ビットラインＢＬ０に連結
されたＮＭＯＳトランジスタＮ２のゲート１１０はピッ
チＤを有するビットラインＢＬ０とビットバーライン／
ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ
１の全体の上部に方形状、または、リング状に形成され
る。
【００３２】センスアンプ部１０、２０のＮＭＯＳトラ
ンジスタＮ１、Ｎ２、Ｎ３、Ｎ４を構成する各々のリン
グ状のゲート１００、１１０、１２０、１３０はドレイ
ンとゲートを共有するようにレイアウトされている。
【００３３】図５は、図４に示しているレイアウトのＩ
ＩＩ−ＩＩＩの断面図である。図５の断面図を見ると、
シリコン基板１５１にｐ型活性領域１５２を形成し、こ
の活性領域１５２内に３つのｎ＋不純物領域１５３、１
５４、１５５領域が形成される。活性領域１５２上で、
第１の不純物領域１５３と第２の不純物領域１５４との
間に第１のゲート１５６を形成し、第２の不純物領域１
５４と第３の不純物領域１５５との間に第２のゲート１
５９を形成している。
【００３４】そして、第１及び第２のゲート１５６、１
５９が形成された全体構造物上に層間絶縁膜１５８を形
成し、第２の不純物領域１５４の一部が露出するよう
に、コンタクトホール（図示していない）を形成してい
る。また、コンタクトホールの内部及び全体構造物上に
形成された導電性物質が所定部分パターニングされて２
つのビットライン対１６０、１６１、１６２、１６３
（各各、図４のＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に
相当する）を形成している。
【００３５】なお、本発明の望ましい実施の形態等は、
例示の目的のため、開示されたもので、当業者であれ
ば、本発明の技術範囲内で多様の修正、変更、付加等が
可能であり、このような修正、変更は、特許請求範囲に
属することとみなさなければならない。前述の実施の形
態が主として半導体メモリ素子におけるセンスアンプを
レイアウトする方法に関するものであるが、同一の特徴
を有するセンスアンプレイアウト方法により形成された
半導体メモリ素子も本発明の範囲に含まれる。
【００３６】
【発明の効果】従来のセンスアンプのレイアウト方法で
は、１つのビットラインの上に１つのＮＭＯＳ トラン
ジスタを具現したが、上述したように、本発明によって
複数のビットラインの長さ方向に２つずつまとめて交互
に配置する形で、１つのＮＭＯＳ トランジスタをレイ
アウトすると、センスアンプ構成用ＭＯＳのピッチがＮ
倍になって、工程マージンがよくなる。また、従来はゲ
ートの配線抵抗がセンスアンプの動作に影向を与えて、
センスアンプの動作特性が良くなかったものが、本発明
によると、配線面積が増加し、ゲート配線を使用する必
要がなくなって、センスアンプの動作特性がよくなる効
果がある。また、本発明によると、従来のライン状のゲ
ートの代わりにリング状、または、矩形状のゲートを使
用して、センスアンプをレイアウトするために必要な面
積を低減することができる。また、本発明によると、ビ
ットラインのピッチが小さくなってもセンスアンプをレ
イアウトすることができる。従って、半導体メモリ素子
の集積度が大きくなっても、センスアンプを容易にレイ
アウトすることができる。
【図面の簡単な説明】
【図１】一般の半導体メモリ素子のセンスアンプ構造を
示す回路図である。
【図２】図１に示しているセンスアンプのＮＭＯＳトラ
ンジスタ部分の従来のレイアウトを示す図面である。
【図３】図２に示しているレイアウトのＩＩ−ＩＩの断
面図である。
【図４】図１に示しているセンスアンプのＮＭＯＳトラ
ンジスタ部分の本発明にかかるレイアウトを示す図面で
ある。
【図５】図４に示しているレイアウトのＩＩＩ−ＩＩＩ
の断面図である。
【符号の説明】
ＢＬ０、ＢＬ１ ビットライン ／ＢＬ０、／ＢＬ１ ビットバーライン Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ Ｎ１〜Ｎ４ ＮＭＯＳトランジスタ １０ 第１のセンスアンプ部 ２０ 第２のセンスアンプ部 ３０ ＮＭＯＳトランジスタ部 ２００ ＮＭＯＳトランジスタＮ１の形成領域部 ３００ ＮＭＯＳトランジスタＮ２の形成領域部 ４００ ＮＭＯＳトランジスタＮ３の形成領域部 ５００ ＮＭＯＳトランジスタＮ４の形成領域部 １００、１１０、１２０、１３０ リング状のゲート Ｇ１１〜Ｇ１４ ゲートコンタクト Ｄ１１〜Ｄ１４ ドレインコンタクト Ｓ１１〜Ｓ１１ ソースコンタクト ５１、１５１ 基板 ５２、１５２ ｐ型活性領域 ５８、１５８ 層間絶縁膜 ５３〜５５、１５３〜１５５ ｎ＋不純物領域 ５６、５７、１５６、１５７ ゲート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ素子におけるセンスアンプ
    をレイアウトする方法において、 複数のビットラインとビットバーラインを互いに平行に
    交互に配置するステップと、 各々のビットラインは当該ビットバーラインとビットラ
    イン対をなし、センスアンプを構成する所定数のＭＯＳ
    トランジスタを各々の所定数のビットライン対の上に長
    さ方向に配置するステップとを備え、 前記ＭＯＳトランジスタの各々のゲートは、前記複数の
    ビットライン対をカバーするように形成することを特徴
    とする半導体メモリ素子におけるセンスアンプレイアウ
    ト方法。
  2. 【請求項２】 前記センスアンプ用のＭＯＳトランジス
    タのゲートは、リング状、または、矩形状であることを
    特徴とする請求項１記載の半導体メモリ素子におけるセ
    ンスアンプレイアウト方法。
  3. 【請求項３】 前記センスアンプ用ＭＯＳトランジスタ
    は、第１のビットライン及びビットバーラインと、第２
    のビットライン及びビットバーラインからなる、前記２
    つのビットライン対の上で長さ方向に２個ずつ交互に第
    １乃至第４のＭＯＳトランジスタを配置し、 前記第１及び第２のＭＯＳトランジスタが１つのクロス
    カップリングされたＭＯＳを構成し、前記第３及び第４
    のＭＯＳトランジスタがもう１つのクロスカップリング
    されたＭＯＳを構成することを特徴とする請求項１記載
    の半導体メモリ素子におけるセンスアンプレイアウト方
    法。
  4. 【請求項４】 前記第１のＭＯＳトランジスタは、 前記第１のビットラインに第１のゲートコンタクトを形
    成し、前記第１のビットバーラインに第１のドレインコ
    ンタクトを形成し、前記第１のビットラインと前記第１
    のビットバーラインとの間に形成した接地ラインＶｓｓ
    に第１のソースコンタクトを形成したことを特徴とする
    請求項３記載の半導体メモリ素子におけるセンスアンプ
    レイアウト方法。
  5. 【請求項５】 前記第２のＭＯＳトランジスタは、 前記第１のビットラインに第２のドレインコンタクトを
    形成し、前記第１のビットバーラインに第２のゲートコ
    ンタクトを形成し、前記第１のビットラインと前記ビッ
    トバーラインとの間に形成した接地ラインＶｓｓに第２
    のソースコンタクトを形成することを特徴とする請求項
    ３記載の半導体メモリ素子におけるセンスアンプレイア
    ウト方法。
  6. 【請求項６】 前記第３のＭＯＳトランジスタは、 前記第２のビットバーラインに第３のドレインコンタク
    トを形成し、前記第２のビットラインに第３のゲートコ
    ンタクトを形成し、前記第２のビットラインと前記第２
    のビットバーラインとの間に形成した接地ラインＶｓｓ
    に第３のソースコンタクトを形成することを特徴とする
    請求項３記載の半導体メモリ素子におけるセンスアンプ
    レイアウト方法。
  7. 【請求項７】 前記第４のＭＯＳトランジスタは、 前記第２のビットラインに第４のドレインコンタクトを
    形成し、前記第２のビットバーラインに第４のゲートコ
    ンタクトを形成し、前記第２のビットラインと前記第２
    のビットバーライン間に垂直に形成した接地ラインＶｓ
    ｓに第４のソースコンタクトを形成することを特徴とす
    る請求項３記載の半導体メモリ素子におけるセンスアン
    プレイアウト方法。
  8. 【請求項８】 センスアンプを有する半導体メモリ素子
    において、 互いに平行に、交互に配置された複数のビットラインと
    ビットバーラインになる複数のビットライン対と、 各々の所定数のビットライン対の上に長さ方向に、所定
    数まとめて交互に配置されるセンスアンプ用ＭＯＳトラ
    ンジスタを備え、 前記センスアンプ用ＭＯＳトランジスタのゲートは、前
    記所定数のビットライン対をカバーするように形成する
    ことを特徴とする半導体メモリ素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841810B1 (en) * 2003-08-08 2005-01-11 Semiconductor Components Industries, L.L.C. Cell structure for bipolar integrated circuits and method
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
JP4257526B2 (ja) * 2004-06-01 2009-04-22 セイコーエプソン株式会社 半導体装置
US7365432B2 (en) * 2004-08-23 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
US7649762B1 (en) * 2006-12-20 2010-01-19 Nvidia Corporation Area efficient high performance memory cell
KR100866131B1 (ko) * 2006-12-21 2008-10-31 주식회사 하이닉스반도체 센스 앰프의 레이아웃 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890002812B1 (ko) * 1986-11-28 1989-07-31 삼성전자 주식회사 씨모오스 디램에서 레이아웃이 최적화된 감지증폭기
KR970003710B1 (ko) * 1987-09-04 1997-03-21 미다 가쓰시게 저잡음 반도체 메모리
DE3937068C2 (de) 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
JPH07249694A (ja) 1994-03-08 1995-09-26 Hitachi Ltd 半導体記憶装置のレイアウト方法
TW340975B (en) * 1996-08-30 1998-09-21 Toshiba Co Ltd Semiconductor memory
JP2908351B2 (ja) 1996-10-11 1999-06-21 埼玉日本電気株式会社 インターフェース・バス・コネクタ
US5774408A (en) 1997-01-28 1998-06-30 Micron Technology, Inc. DRAM architecture with combined sense amplifier pitch
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP3467416B2 (ja) * 1998-04-20 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2000124415A (ja) 1998-10-13 2000-04-28 Hitachi Ltd 半導体記憶装置

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