JPH07249694A

JPH07249694A - 半導体記憶装置のレイアウト方法

Info

Publication number: JPH07249694A
Application number: JP6065553A
Authority: JP
Inventors: Toshinori Taruishi; 敏伯垂石
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1994-03-08
Filing date: 1994-03-08
Publication date: 1995-09-26

Abstract

(57)【要約】【目的】本発明の目的は、ゲートマスクずれに起因す
るメインアンプの誤動作防止を図るための技術を提供す
ることにある。【構成】メインアンプＩ／Ｏ線に結合されたｎチャン
ネル型ＭＯＳトランジスタＮ２，ｐチャンネル型ＭＯＳ
トランジスタＰ７、及びｎチャンネル型ＭＯＳトランジ
スタＮ１，ｐチャンネル型ＭＯＳトランジスタＰ６のド
レインが、ゲートから見て互いに同一方向に存在するよ
うにレイアウトすることにより、ゲートマスクずれを生
じた場合でも、メインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊
の容量バランスの崩れを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置のレイ
アウト方法、さらには半導体記憶装置のメインアンプ部
分のレイアウト改良技術に関し、例えばシンクロナスＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
のレイアウトに適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、アドレスバッファ、デコーダ、センス増幅器などの
周辺回路にはクロックに同期して動作するダイナミック
型の回路が用いられ、消費電力の低下が図られている。
このため、１〜３相の外部クロックが必要とされ、これ
らのクロックに基づいて内部回路クロックを発生させて
周辺回路を制御、あるいは駆動するようにしている。そ
のようなＤＲＡＭにおいては、ランダムアクセスが主体
であり、アクセス毎にロウアドレス、カラムアドレスの
読み込みを順次行うことにより、メモリセルが選択され
る。周辺回路の各部は、メモリセルの情報破壊を防ぐた
め、行選択、メモリセル情報の検出、列選択の手順に従
うように内部クロックによって制御される。

【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】ＤＲＡＭなどの半導体
記憶装置においては、メモリセルに結合されたデータ線
が選択的に相補コモンＩ／Ｏ（インプット／アウトプッ
ト）線に結合されるようになっている。そして、相補コ
モンＩ／Ｏ線は、ＭＯＳトランジスタを介して相補メイ
ンアンプＩ／Ｏ線に結合され、この相補メインアンプＩ
／Ｏ線の信号がメインアンプによって増幅されるように
なっている。しかしながら、従来のメインアンプについ
て本発明者が検討したところ、小振幅信号増幅時にノイ
ズマージン不足により、メインアンプが誤動作する虞の
あることが見いだされた。このことは、ゲート形成のた
めのゲートマスクがずれることによって、メインアンプ
における主要トランジスタの拡散層の面積が不所望に異
なってしまうことに起因するものであることが明らかに
された。例えばゲート形成のためのゲートマスクがずれ
ることによって、拡散層の面積が異なると、相補メイン
アンプＩ／Ｏ線から見た拡散層容量のバランスが崩れ、
それによって相補メインアンプＩ／Ｏ線の信号レベルバ
ランスが崩れてしまい、例えば相補メインアンプＩ／Ｏ
線の一方がローレベルに引抜かれる場合と、それとは逆
に他方がローレベルに引抜かれる場合とで増幅出力信号
レベルが異なってしまうことが確認された。

【０００５】本発明の目的は、ゲートマスクずれに起因
するメインアンプの誤動作防止を図るための技術を提供
することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、第１手段として、メインアンプ
Ｉ／Ｏ線に結合された各トランジスタのドレインが、各
トランジスタのゲートから見て互いに同一方向に存在す
るようにレイアウトするものである。このとき、相補レ
ベルの信号に対応する相補メインアンプＩ／Ｏ線対の信
号入力側端部を信号源側から電気的に切離すためのトラ
ンジスタが、当該相補メインアンプＩ／Ｏ線対の信号入
力側端部にそれぞれ設けられる場合には、これらトラン
ジスタのドレインが、各トランジスタのゲートから見て
互いに同一方向に存在するようにレイアウトすることが
できる。また、相補レベルの信号に対応する相補メイン
アンプＩ／Ｏ線対の信号入力側端部を信号源側から電気
的に切離すためのトランジスタと、上記メインアンプを
形成するトランジスタとで互いに導電型が等しい場合に
は、当該トランジスタにおいて、同一の拡散層が共有さ
れるようにレイアウトすることができる。

【０００９】さらに、第２手段として、トランジスタの
ゲートを偶数本の櫛形とし、このゲートに挟まれた領域
を当該トランジスタのドレインとしてメインアンプＩ／
Ｏ線に結合するようにレイアウトするものである。

【００１０】

【作用】上記した第１手段によれば、メインアンプＩ／
Ｏ線に結合された各トランジスタのドレインが、各トラ
ンジスタのゲートから見て互いに同一方向に存在するよ
うにレイアウトすることは、各トランジスタにおいて、
ゲートマスクのずれに起因するドレイン面積変化量を等
しくして、メインアンプＩ／Ｏ線から見た拡散層容量の
バランスの崩れを低減するように作用し、このことが、
ゲートマスクずれに起因するメインアンプの誤動作防止
を達成する。

【００１１】また、上記第２手段によれば、ゲートに挟
まれた領域をドレインとすることは、ゲートマスクずれ
により、ゲートの形成位置がずれたにもかかわらず、ド
レインの面積への影響を排除し、このことが、上記の場
合と同様に、ゲートマスクずれに起因するメインアンプ
の誤動作防止を達成する。

【００１２】

【実施例】図９には、本発明の一実施例方法が適用され
るシンクロナスＤＲＡＭを含むデータ処理装置が示され
る。

【００１３】この装置は、システムバス４００を介し
て、ＣＰＵ（中央処理装置）４００、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。

【００１４】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部７０３によって制御されるＤＲ
ＡＭ４０２や、ＳＲＡＭ４０６、このＳＲＡＭ４０６の
バックアップを制御するためのバックアップ制御部４０
４、ＲＯＭ３０５が設けられる。ＤＲＡＭ４０２やＳＲ
ＡＭ４０６には、ＣＰＵ４０１での計算や制御に必要な
プログラムやデータが格納される。ＲＯＭ４０５は、読
出し専用であるため、通常は変更を要しないプログラム
が格納される。上記周辺装置制御部４０７は、特に制限
されないが、磁気記憶装置を一例とする外部記憶装置４
０８や、キーボード４０９を一例とする入力装置などの
周辺装置のインタフェースとして機能する。上記表示系
４１０は、ＶＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）４１０Ａ、及びそれの制御回路を含み、システム
バス４００を介して転送された表示用データは、ＣＲＴ
ディスプレイ装置４１２に同期して当該ディスプレイ装
置４１２に出力される。また、電源供給部４１１が設け
られ、ここで生成された各種電圧が、本実施例装置の各
部に供給されるようになっている。

【００１５】図２には上記ＤＲＡＭ４０２として上記デ
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。

【００１６】図２に示されるように、このシンクロナス
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれダイナミッ
ク型メモリセルをアレイ状に配列して成る複数のメモリ
マットを有する。外部から取込まれたアドレスＡ０〜Ａ
１０がロウアドレスバッファを介してロウデコーダ３０
８，３０９に伝達され、そこでデコードされることによ
って、それぞれメモリセルアレイ３１２，３１３のワー
ド線を選択的に駆動するための信号が生成されるように
なっている。

【００１７】また、外部から取込まれたアドレスの一部
Ａ０〜Ａ８が、カラムアドレスバッファ３１５を介して
カラムアドレスカウンタ３１４に入力されるようになっ
ている。このカラムアドレスカウンタ３１４は、入力ア
ドレスを初期アドレスとしてそれに続くカラムアドレス
を歩進動作によって生成する。生成されたカラムアドレ
スは、カラムデコーダ３０４，３０６に伝達されるよう
になっている。このカラムデコーダ３０４，３０５は、
それぞれ入力アドレスをデコードすることによって、カ
ラム選択回路の動作信号を生成する。メモリセルアレイ
３１２，３１３には、それぞれセンスアンプ及びＩ／Ｏ
データバス３０３，３０７が結合される。このセンスア
ンプ及びＩ／Ｏバスには、メモリセルアレイ３１２，３
１３のメモリセルに結合されたデータ線の微弱な電位差
（メモリセルデータ）を増幅するためのセンスアンプ
や、コモンＩ／Ｏ線（Ｉ／Ｏバスとも称される）、上記
カラムデコーダ３０４，３０６からの制御信号に基づい
て上記データ線を選択的にコモンＩ／Ｏ線に結合するた
めのカラム選択回路などが含まれる。

【００１８】カラムデコード出力に基づきカラム選択回
路が動作されることによって、データ線が選択的にコモ
ンＩ／Ｏ線に結合されると、メモリセルへのデータ書込
み、又は当該メモリセルからのデータ読出しが可能とさ
れる。上記センスアンプで増幅されたメモリセルデータ
は、メインアンプＭＡを介して、外部出力可能とされ
る。また、外部からの書込みデータは、ライトアンプＷ
Ａで増幅された後にコモンＩ／Ｏ線に伝達され、上記の
ようにカラムアドレスに基づいて選択されたデータ線を
介して、対応するメモリセルに伝達されることによっ
て、書込み可能とされる。上記メモリセルアレイ３１
２，３１３は、特に制限されないが、入力されるアドレ
スの一部を利用することによって、選択的にリード・ラ
イトに関与するため、上記ライトアンプＷＡやメインア
ンプＭＡ、及びデータバスＤＢＵＳは、上記メモリセル
アレイ３１２，３１３で共有されている。尚、ライトア
ンプＷＡやメインアンプＭＡのビット構成は、上記セン
スアンプ及びＩ／Ｏバスのビット構成に対応している。
例えば、上記コモンＩ／Ｏ線が、８ビット構成とされる
とき、上記ライトアンプＷＡやメインアンプＭＡも、そ
れに対応して８ビット構成とされる。

【００１９】さらに、本実施例では、コントローラ３０
５が設けられる。このコントローラ３０５は、基本クロ
ックＣＬＫ、チップセレクト信号ＣＳ＊（＊はローアク
ティブ又は信号反転を意味する）、ロウアドレスストロ
ーブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡ
Ｓ＊、ライトイネーブル信号ＷＥ＊など、外部から入力
される各種信号に基づいて、本実施例シンクロナスＤＲ
ＡＭにおける各部の動作制御信号を生成する。特に、こ
のシンクロナスＤＲＡＭの動作モードは、チップセレク
ト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、
ライトイネーブル信号ＷＥ＊の論理状態の組合せによっ
て決定される。

【００２０】図３には上記メインアンプＭＡの詳細な構
成例が示される。

【００２１】メインアンプＭＡは上記のようにセンスア
ンプ及びＩ／Ｏバスのビット構成に対応するが、図３で
は、そのうちの１ビット構成について代表的に示され
る。同図に示されるように、メインアンプＭＡは、図２
のセンスアンプ及びＩ／Ｏバス３０３，３０７に属する
コモンＩ／Ｏ部１１１の後段に配置され、また、このメ
インアンプＭＡの後段にはドライバ部１１３が配置され
てている。

【００２２】メインアンプＭＡは、特に制限されない
が、相補レベルのメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ
＊の電位差を増幅するための増幅回路ＡＭＰを含む。メ
インアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊は、ｐチャンネル
型ＭＯＳトランジスタＰ４，Ｐ５を介してコモンＩＯ部
１１１に結合される。このｐチャンネル型ＭＯＳトラン
ジスタＰ４，Ｐ５にはメインアンプカット信号ＭＡＣに
よって動作制御される。すなわち、メインアンプカット
信号ＭＡＣがハイレベルにアサートされた場合に、ＭＯ
ＳトランジスタＰ４，Ｐ５がオフされることにより、コ
モンＩＯ部１１１とメインアンプＭＡとが電気的に切離
される。増幅回路ＡＭＰは、二つのインバータがリング
状に結合されたものとされる。つまり、高電位側電源Ｖ
ｄｄに結合されたｐチャンネル型ＭＯＳトランジスタＰ
６に、ｎチャンネル型ＭＯＳトランジスタＮ１が直列接
続されて成る第１インバータと、高電位側電源Ｖｄｄに
結合されたｐチャンネル型ＭＯＳトランジスタＰ７に、
ｎチャンネル型ＭＯＳトランジスタＮ２が直列接続され
て成る第２インバータとがリング状に結合されて、一対
のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊の電位差を増
幅するための増幅回路ＡＭＰが形成される。そしてその
ようなメインアンプＭＡの動作制御のために、ｎチャン
ネル型ＭＯＳトランジスタＮ３が設けられる。このｎチ
ャンネル型ＭＯＳトランジスタＮ３は、増幅回路ＡＭＰ
を形成するｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ
２とグランドＧＮＤ（低電位側電源Ｖｓｓレベル）との
間に設けられ、メインアンプイネーブル信号ＭＡＥがハ
イレベルにアサートされることによってメインアンプ動
作が指示された場合に、このｎチャンネル型ＭＯＳトラ
ンジスタＮ３がオンされることによって、増幅回路ＡＭ
Ｐがイネーブル状態（活性状態）とされる。それとは逆
にメインアンプイネーブル信号ＭＡＥがローレベルにネ
ゲートされた場合には、ｎチャンネル型ＭＯＳトランジ
スタＮ３がオフされるため、上記増幅回路ＡＭＰはディ
スエーブル状態（非活性状態）とされる。

【００２３】また、本実施例では、リードサイクルを短
くしてもメインアンプＩ／Ｏ線のプリチャージを円滑に
行うため、一対のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ
＊に、それぞれメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊
をプリチャージするためのメインアンププリチャージ回
路１０１，１０２が設けられている。

【００２４】このメインアンププリチャージ回路１０１
は、メインアンプＩ／Ｏ線ＭＩＯに結合されたｐチャン
ネル型ＭＯＳトランジスタＰ１１と、高電位側電源Ｖｄ
ｄに結合されたｐチャンネル型ＭＯＳトランジスタＰ１
０とが直列接続されて成る。同様にメインアンププリチ
ャージ回路１０２は、メインアンプＩ／Ｏ線ＭＩＯ＊に
結合されたｐチャンネル型ＭＯＳトランジスタＰ９と、
高電位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳ
トランジスタＰ８とが直列接続されて成る。ここで、ｐ
チャンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメイ
ンアンプイネーブル信号ＭＡＥが入力され、上記ｐチャ
ンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメインア
ンプカット信号ＭＡＣがインバータ１０２で反転されて
から入力される。つまり、メインアンプイネーブル信号
ＭＡＥがローレベルの場合で、メインアンプカット信号
ＭＣＡＴがハイレベルの場合にのみ、ｐチャンネル型Ｍ
ＯＳトランジスタＰ８，Ｐ９，Ｐ１０，Ｐ１１がオンさ
れることによって、メインアンプＩ／Ｏ線Ｉ／Ｏ，ＭＩ
Ｏ＊がプリチャージされる。

【００２５】そのようなメインアンプＭＡの前段に配置
されたコモンＩＯ部１１１において、一対のコモンＩ／
Ｏ線ＣＩＯ，ＣＩＯ＊には、それをプリチャージするた
めのコモン線プリチャージ回路１１５，１１６が設けら
れる。特に制限されないが、コモン線プリチャージ回路
１１５，１１６は、それぞれ高電位側電源Ｖｄｄに結合
されたｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２に
よって形成される。コモンＩ／Ｏ線プリチャージ信号Ｉ
ＯＰＣ＊がローレベルにアサートされた場合に、上記ｐ
チャンネル型ＭＯＳトランジスタＰ１，Ｐ２がオンされ
て、高電位側電源Ｖｄｄが、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊に供給されることによって、当該コモンＩ／Ｏ線
ＣＩＯ，ＣＩＯ＊のプリチャージが行われる。尚、コモ
ンＩ／Ｏ線プリチャージ信号ＩＯＰＣ＊がローレベルに
アサートされた場合、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊
を橋絡するように設けられたイコライズ用のｐチャンネ
ル型ＭＯＳトランジスタＰ３がオンされることにより、
コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のイコライズが行われ
るようになっている。

【００２６】また、上記メインアンプＭＡの後段に配置
されたドライバ部１１３は、上記メインアンプＭＡによ
り増幅された信号をデータバスＤＢＵＳを介して外部出
力可能とするもので、２入力ノア回路１０３，１０４、
インバータ１０４、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１２、ｎチャンネル型ＭＯＳトランジスタＮ４を含ん
で成る。高電位側電源Ｖｄｄに結合されたｐチャンネル
型ＭＯＳトランジスタＰ１２と、グランドＧＮＤに結合
されたｎチャンネル型ＭＯＳトランジスタＮ４とは直列
接続されることによってインバータを構成する。このＭ
ＯＳトランジスタＰ１２，Ｎ４の直列接続箇所が、デー
タ出力ノードＮとされ、上記メインアンプＭＡによって
増幅された信号が、このデータ出力ノードＮを介してＤ
ＢＵＳに出力される。

【００２７】さらに、上記データバスＤＢＵＳにおい
て、リードデータとライトデータとの衝突を避けるた
め、又はテストモードにおいて必要に応じてメインアン
プＭＡの出力を禁止する必要があり、本実施例では、ノ
ア回路１０３，１０５や、ナンド回路１００が設けら
れ、メインアンプ出力禁止信号ＭＡＢＳ＊、テスト信号
ＴＥＳＴ＊のナンド論理に基づいてメインアンプＭＡの
出力制御が行われるようになっている。例えば、メイン
アンプ出力禁止信号ＭＡＢＳ＊がローレベルにアサート
されると、ノア回路１０３，１０５が非活性状態とされ
ることによって、メインアンプＭＡの外部出力が禁止さ
れる。また、テストモードにおいて、テスト信号ＴＥＳ
Ｔ＊がローレベルにアサートされた場合も同様である。
そのため、メインアンプ出力禁止信号ＭＡＢＳ＊、テス
ト信号ＴＥＳＴ＊が、共にハイレベルの場合にのみ、メ
インアンプＭＡによって増幅された信号の外部出力が可
能とされる。

【００２８】本実施例シンクロナスＤＲＡＭのスタンバ
イ状態では、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊、メイン
アンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、高電位側電源Ｖｄ
ｄレベルにプリチャージされており、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１２、及びｎチャンネル型ＭＯＳト
ランジスタＮ４が共にオフ状態とされるため、データバ
スＤＢＵＳへのデータ出力ノードＮは高出力インピーダ
ンス状態とされる。

【００２９】コモンＩ／Ｏ線プリチャージ信号ＩＯＰＣ
＊がハイレベルにネゲートされることによって、ｐチャ
ンネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３がオフさ
れるため、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のプリチャ
ージ状態が解除される。その状態で、データ線からコモ
ンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊にメモリセルデータが伝達
される。このコモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊の電位差
が、所定レベル（例えば０．５Ｖ）に達した後に、メイ
ンアンプイネーブル信号ＭＡＥがハイレベルにアサート
される。それにより、ｎチャンネル型ＭＯＳトランジス
タＮ３がオンされ、メインアンプＭＡが活性化されるの
で、増幅回路ＡＭＰにより、メインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の電位差増幅が開始される。

【００３０】メインアンプ活性化タイミングより、わず
かに遅れて、メインアンプカット信号ＭＡＣがハイレベ
ルにアサートされることにより、ｐチャンネル型ＭＯＳ
トランジスタＰ４，Ｐ５がオフされ、それにより、メイ
ンアンプＭＡが、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊から
切離される。メインアンプイネーブル信号ＭＡＥがハイ
レベルにアサートされている期間にメインアンプＩ／Ｏ
線ＭＩＯ，ＭＩＯ＊の電位差増幅が増幅回路ＡＭＰによ
り行われ、その増幅出力に基づいて、データバスＤＢＵ
Ｓが駆動される。このデータバスＤＢＵＳの駆動期間
に、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊がプリチャージさ
れる。

【００３１】また、メインアンプイネーブル信号ＭＡＥ
がローレベルにネゲートされ、且つ、メインアンプカッ
ト信号ＭＡＣがハイレベルにアサートされた期間に、ｐ
チャンネル型ＭＯＳトランジスタＰ８，Ｐ９，Ｐ１０，
Ｐ１１がオンされ、それによってメインアンプＩ／Ｏ線
ＭＩＯ，ＭＩＯ＊がプリチャージされる。つまり、メイ
ンアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、コモンＩ／Ｏ線
＊の電位レベルにかかわらず、メインアンププリチャー
ジ回路１０１，１０２によってプリチャージされる。そ
の後、メインアンプカット信号ＭＡＣがローレベルにネ
ゲートされることによって、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊の次のデータがメインアンプＩ／Ｏ線ＭＩＯ，Ｍ
ＩＯ＊に伝達される。以降の動作は上記の通りである。

【００３２】次に、上記メインアンプＭＡのレイアウト
について説明する。

【００３３】図４には上記メインアンプＭＡの主要部が
拡大して示され、図１にはそれに対応するレイアウトが
示される。

【００３４】図１において、ＡＬ１は第１層金属配線を
示し、ＡＬ２は第２層金属配線を示している。特に制限
されないが、この金属配線にはアルミニウム配線が適用
される。×印は金属配線同士、又は金属配線と拡散層若
しくはポリシリコン層とを結合するためのコンタクトを
示している。ｐチャンネル型ＭＯＳトランジスタＰ５，
Ｐ６のドレインＤ５，Ｄ６は、同一の拡散層によって形
成される。つまり、レイアウト面積の低減のため、ｐチ
ャンネル型ＭＯＳトランジスタＰ５と、ｐチャンネル型
ＭＯＳトランジスタＰ６とで、同一の拡散層が共有され
ている。同様に、ｐチャンネル型ＭＯＳトランジスタＰ
４，Ｐ７のドレインＤ４，Ｄ７は、同一の拡散層が共有
されている。また、ｎチャンネル型ＭＯＳトランジスタ
Ｎ３において、ゲートＧ３は略コ字状に形成され、この
略コ字状ゲートの内側にドレインＤ３が形成される。

【００３５】ｎチャンネル型ＭＯＳトランジスタＮ１，
Ｎ２，Ｎ３、及びｐチャンネル型ＭＯＳトランジスタＰ
４，Ｐ５，Ｐ６，Ｐ７において、ゲートＧ１〜Ｇ７はポ
リシリコン層によって形成され、そのゲートＧ１〜Ｇ７
の両側に位置する拡散層がドレイン、又はソースとされ
る。また、本実施例では、ゲートマスクずれに起因する
メインアンプの誤動作防止を図るため、増幅回路ＡＭＰ
を形成するための各ＭＯＳトランジスタＮ１，Ｎ２，Ｐ
６，Ｐ７のドレインが、各ＭＯＳトランジスタのゲート
から見て互いに同一方向に存在するようにレイアウトす
るようにしている。図１に示されるレイアウトでは、特
に制限されないが、ＭＯＳトランジスタＮ１，Ｎ２，Ｐ
６，Ｐ７のドレインＤ１，Ｄ２，Ｄ６，Ｄ７は、それぞ
れ当該ＭＯＳトランジスタのゲートＧ１，Ｇ２，Ｇ６，
Ｇ７の左側に形成されている。尚、ＭＯＳトランジスタ
Ｐ４，Ｐ５において、ドレインＤ４，Ｄ５はドレインが
共有される関係で、それぞれゲートＧ４，Ｇ５の右側に
形成される。

【００３６】図５、及び図６には上記メインアンプＭＡ
を形成するためのＭＯＳトランジスタの製造プロセスが
示される。

【００３７】特に制限されないが、図６（ａ）に示され
るように、単結晶シリコン基板などの一つの半導体基板
の表面酸化処理により、酸化膜（ＳｉＯ₂）が形成され
た後に（ステップ５１）、Ｓｉ₃Ｎ₄デポジション処理が
行われる（ステップ５２）。そして、レジストをマスク
としてロコス（ＬＯＣＯＳ）ホト処理、イオン打込みが
行われた後に酸化処理が行われ、図６（ｂ）に示される
ように素子分離のためのロコスが形成される（ステップ
５３，５４）。その後、Ｓｉ₃Ｎ₄膜が除去され、ゲート
下酸化膜形成のための酸化処理が行われた後に（ステッ
プ５６）、図６（ｃ）に示されるようにポリシリデポジ
ション処理によりポリシリコン膜が形成され（ステップ
５７）、酸化膜デポジション処理により酸化膜が形成さ
れる（ステップ５８）。そして、図６（ｄ）に示される
ように、ゲート形成のためにレジストをマスクとしたゲ
ートホト処理が行われ（ステップ５９）、さらにゲート
エッチ処理によってゲートが形成される（ステップ６
０）。上記ゲートホト処理において、レジストによるマ
スクがずれると、ゲート形成位置が不所望にずれてしま
うので、それの両側に形成される拡散層面積に影響す
る。そして、ゲート形成のためのゲートマスクがずれる
ことによって、拡散層の面積が異なると、そのようなド
レインを含むメインアンプＭＡにおいて、相補メインア
ンプＩ／Ｏ線から見た拡散層容量のバランスが崩れる。
例えば、図７（ａ）に示されるように、ＭＯＳトランジ
スタ７１，７２のドレインＤが線対称の場合、例えば右
方向にゲートマスクがずれると、図７（ｂ）に示される
ように、ＭＯＳトランジスタ７１，７２のドレインＤの
面積が大きく異なってしまう。この場合、既述下のよう
に、相補相補メインアンプＩ／Ｏ線から見た拡散層容量
のバランスが崩れてしまうため、メインアンプＭＡの誤
動作を生じ易い。

【００３８】それに対して、図７（ｃ）に示されるよう
に、ＭＯＳトランジスタ７３，７４において、ドレイン
Ｄが、ゲートＧから見て互いに同一方向（この例では左
側）に存在するようにレイアウトする場合、図７（ｄ）
に示されるように例えば右方向にゲートマスクがずれて
も、ＭＯＳトランジスタ７３，７４のドレイン面積は互
いに等しい。つまり、ゲートマスクのずれにより、ドレ
インの大きさは変るものの、ＭＯＳトランジスタ７３，
７４で、その変化量が同じであるため、ドレイン面積は
互いに等しい。その結果、メインアンプＭＡでは、メイ
ンアンプＩ／Ｏ線から見た拡散層容量のバランスをとる
ことができるので、仮にゲートマスクがずれたとして
も、メインアンプＭＡの誤動作を防止することができ
る。

【００３９】上記実施例によれば、以下の作用効果を得
ることができる。

【００４０】（１）メインアンプＩ／Ｏ線ＭＩＯ，ＭＩ
Ｏ＊に結合されたｎチャンネル型ＭＯＳトランジスタＮ
２，ｐチャンネル型ＭＯＳトランジスタＰ７、及びｎチ
ャンネル型ＭＯＳトランジスタＮ１，ｐチャンネル型Ｍ
ＯＳトランジスタＰ６のドレインが、各トランジスタの
ゲートから見て互いに同一方向に存在するようにレイア
ウトするようにしたので、ＭＯＳトランジスタ製造プロ
セスにおいて、ゲートマスクずれを生じた場合でも、ド
レインを形成する拡散層の面積が上記各トランジスタ間
で等しくなるため、メインアンプＩ／Ｏ線ＭＩＯ，ＭＩ
Ｏ＊から見た拡散層容量のバランスの崩れを低減するこ
とができる。このように、メインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の容量バランスがとられることにより、例
えば、メインアンプＩ／Ｏ線ＭＩＯがローレベルに引抜
かれる場合と、メインアンプＩ／Ｏ線ＭＩＯ＊がローレ
ベルに引抜かれる場合とで、メインアンプＩ／Ｏ線の電
圧レベルが互いに等しくなる。また、そのように、メイ
ンアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊の容量バランスが保
たれることにより、メインアンプＭＡの動作遅延の防止
を図ることができる。

【００４１】（２）相補メインアンプＩ／Ｏ線ＭＩＯ，
ＭＩＯ＊の信号入力側端部を、信号源側であるコモンＩ
／Ｏ線ＣＩＯ，ＣＩＯ＊から電気的に切離すためのｐチ
ャンネル型ＭＯＳトランジスタＰ４，Ｐ５のドレイン面
積が大きく異なる場合にも、メインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の容量バランスが崩れる虞があるから、ｐ
チャンネル型ＭＯＳトランジスタＰ４，Ｐ５について
も、そのドレインを、各トランジスタのゲートから見て
互いに同一方向に存在するようにレイアウトすること
は、ゲートマスクずれによるメインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の容量バランスをとる上で有効とされる。
つまり、上記ｎチャンネル型ＭＯＳトランジスタＮ２，
ｐチャンネル型ＭＯＳトランジスタＰ７、及びｎチャン
ネル型ＭＯＳトランジスタＮ１，ｐチャンネル型ＭＯＳ
トランジスタＰ６についてのドレイン同一方向レイアウ
トに加えて、ｐチャンネル型ＭＯＳトランジスタＰ４，
Ｐ５についてもドレインの同一方向レイアウトを行うこ
とにより、ゲートマスクずれに起因するメインアンプの
誤動作防止を、さらに徹底することができる。

【００４２】（３）ｐチャンネル型ＭＯＳトランジスタ
Ｐ４とｐチャンネル型ＭＯＳトランジスタＰ７、及びｐ
チャンネル型ＭＯＳトランジスタＰ５とｐチャンネル型
ＭＯＳトランジスタＰ６は、それぞれレイアウト面積の
低減のためにドレインが共有されており、そのようにド
レインが共有される場合にも、図１に示されるように、
ゲートＧ５，Ｇ６間、及びゲートＧ４，Ｇ７間にそれぞ
れドレインを形成することによって、ドレインの同一方
向レイアウトが可能とされる。

【００４３】（４）シンクロナスＤＲＡＭはデータ処理
装置のメインメモリなどに適用され、特に高速動作が要
求される。そのため、上記実施例のように、シンクロナ
スＤＲＡＭのメインアンプＭＡのレイアウトに、本実施
例レイアウトを採用することにより、シンクロナスＤＲ
ＡＭの動作マージンの向上を図ることができ、このこと
は、そのようなシンクロナスＤＲＡＭを搭載するデータ
処理装置の安定動作を図る上で有効とされる。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、図１に示されるレイアウト例で
は、ゲートＧ１，Ｇ２，Ｇ６，Ｇ７の左側にドレインが
レイアウトされているが、これとは逆にゲートＧ１，Ｇ
２，Ｇ６，Ｇ７の右側にドレインをレイアウトするよう
にしても良い。

【００４６】また、図３において、メインアンプＭＡを
構成するＭＯＳトランジスタＮ１，Ｎ２、ｐチャンネル
型ＭＯＳトランジスタＰ６，Ｐ７や、相補メインアンプ
Ｉ／Ｏ線ＭＩＯ，ＭＩＯ＊の信号入力側端部をコモンＩ
／Ｏ線ＣＩＯ，ＣＩＯ＊から電気的に切離すためのｐチ
ャンネル型ＭＯＳトランジスタＰ４，Ｐ５として、上記
実施例のレイアウトの他に、以下のようなレイアウトを
採用することができる。すなわち、ゲートを偶数本の櫛
形とし、このゲートに挟まれた領域をドレインとしてメ
インアンプＩ／Ｏ線に結合するようにレイアウトするこ
とができる。例えば、ゲートを２本の櫛形とした場合を
例にとると、図８に示されるように、ランジスタのゲー
トを略コ字状に形成し、この略コ字状ゲートの内側の拡
散層にドレインＤを形成するようにする。略コ字状ゲー
トＧの外側拡散層にはソースが形成される。このソース
は２つに別れているが、それらが第２層金属配線ＡＬ２
で結合されることによって、一つのソースとして機能さ
せる。このようなレイアウトによれば、製造プロセスに
おいて矢印８２方向にゲートマスクがずれたとしても、
略コ字状ゲートの内側のドレインＤの面積は変化しな
い。つまり、メインアンプを構成する全てのＭＯＳトラ
ンジスタ、又は一部のトランジスタとして、図８に示さ
れるように、ゲートを偶数本の櫛形とし、このゲートに
挟まれた領域をドレインとしてメインアンプＩ／Ｏ線に
結合するようにレイアウトすることによって、ＭＯＳト
ランジスタ製造プロセスにおいて、ゲートマスクがずれ
たとしても、上記実施例の場合と同様に、メインアンプ
Ｉ／Ｏ線ＭＩＯ，ＭＩＯ＊から見た拡散層容量バランス
を保つことができるから、メインアンプＭＡの動作の安
定化を図ることができる。

【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭのメインアンプレイアウトに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ＶＲＡＭやシンクロナスＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）のメインアンプレ
イアウト、そして外部からのアドレスに応じてランダム
アクセス可能な非同期形のＤＲＡＭやＳＲＡＭのメイン
アンプレイアウト、さらにはシングルチップマイクロコ
ンピュータなどに搭載される各種メモリにおけるメイン
アンプレイアウトに広く適用することができる。

【００４８】本発明は、少なくともメインアンプＩ／Ｏ
線に結合された複数のトランジスタを含むことを条件に
適用することができる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、メインアンプＩ／Ｏ線に結合さ
れた各トランジスタのドレインを、ゲートから見て互い
に同一方向に存在するようにレイアウトすることによ
り、各トランジスタにおいて、ゲートマスクのずれに起
因する拡散層の面積変化量を等しくすることができるの
で、ゲートマスクずれに起因するメインアンプの誤動作
防止を図ることができる。

【００５１】また、ゲートに挟まれた領域をドレインと
することにより、ゲートマスクがずれて、ゲートの形成
位置がずれたにもかかわらず、ドレインの面積への影響
が排除されるので、上記の場合と同様に、ゲートマスク
ずれに起因するメインアンプの誤動作防止を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例方法が適用されるシンクロナ
スＤＲＡＭにおけるメインアンプのレイアウト説明図で
ある。

【図２】上記シンクロナスＤＲＡＭの全体的な構成ブロ
ック図である。

【図３】上記シンクロナスＤＲＡＭにおけるメインアン
プ及びその近傍の主要構成例回路図である。

【図４】上記シンクロナスＤＲＡＭにおけるメインアン
プの主要部の拡大回路図である。

【図５】上記メインアンプを形成するＭＯＳトランジス
タの製造プロセスの流れ図である。

【図６】上記メインアンプを形成するＭＯＳトランジス
タの製造プロセスの説明図である。

【図７】上記ＭＯＳトランジスタの製造プロセスにおけ
るゲートマスクずれとドレイン面積との関係説明図であ
る。

【図８】本発明の他の実施例レイアウトにおけるゲート
とドレインとの関係説明図である。

【図９】上記シンクロナスＤＲＡＭを含むデータ処理装
置の全体的な構成ブロック図である。

【符号の説明】

Ｎ１〜Ｎ４ｎチャンネル型ＭＯＳトランジスタＰ１〜Ｐ１２ｐチャンネル型ＭＯＳトランジスタ１０１，１０２メインアンププリチャージ回路１１１コモンＩ／Ｏ部１１３ドライバ部１１５，１１６コモン線プリチャージ回路ＣＩＯ，ＣＩＯ＊コモンＩ／Ｏ線ＭＩＯ，ＭＩＯ＊メインアンプＩ／Ｏ線３０４，３０６カラムデコーダ３０５コントローラ３０７センスアンプ、及びＩ／Ｏバス３０８，３０９ロウデコーダ３１１ロウアドレスバッファ２７０メモリセルアレイ３１３メモリセルアレイ３１４カラムアドレスカウンタ３１５カラムアドレスバッファＭＡメインアンプＷＡライトアンプ４０１ＣＰＵ４０２ＤＲＡＭ４０３ＤＲＡＭ制御部４０４バックアップ制御部４０５ＲＯＭ４０６ＳＲＡＭ４０７周辺装置制御部４０８外部記憶装置４０９キーボード４１０表示系４１０ＡＶＲＡＭ４１１電源供給部４１２ＣＲＴディスプレイ装置

Claims

【特許請求の範囲】

【請求項１】メインアンプＩ／Ｏ線に結合された複数
のトランジスタを含み、上記メインアンプＩ／Ｏ線に伝
達されたメモリセルデータの信号レベルを増幅するため
のメインアンプを備えた半導体記憶装置のレイアウト方
法において、上記メインアンプＩ／Ｏ線に結合された各
トランジスタのドレインが、各トランジスタのゲートか
ら見て互いに同一方向に存在するようにレイアウトする
ことを特徴とする半導体記憶装置のレイアウト方法。
【請求項２】相補レベルの信号に対応する相補メイン
アンプＩ／Ｏ線対の信号入力側端部を信号源側から電気
的に切離すためのトランジスタが、当該相補メインアン
プＩ／Ｏ線対の信号入力側端部にそれぞれ設けられると
き、これらトランジスタのドレインが、各トランジスタ
のゲートから見て互いに同一方向に存在するようにレイ
アウトされる請求項１記載の半導体記憶装置のレイアウ
ト方法。
【請求項３】上記相補レベルの信号に対応する相補メ
インアンプＩ／Ｏ線対の信号入力側端部を信号源側から
電気的に切離すためのトランジスタと、上記メインアン
プを形成するトランジスタとが結合され、且つ、導電型
が互いに等しいとき、この導電型が等しいトランジスタ
は同一の拡散層を共有するようにレイアウトされる請求
項２記載の半導体記憶装置のレイアウト方法。
【請求項４】メインアンプＩ／Ｏ線に結合された複数
のトランジスタを含み、当該メインアンプＩ／Ｏ線に伝
達されたメモリセルデータの信号レベルを増幅するため
のメインアンプのレイアウト方法において、上記トラン
ジスタのゲートを偶数本の櫛形とし、このゲートに挟ま
れた領域を当該トランジスタのドレインとして上記メイ
ンアンプＩ／Ｏ線に結合するようにレイアウトすること
を特徴とする半導体記憶装置のレイアウト方法。