JPH07235187A - 半導体記憶装置、及びデータ処理装置 - Google Patents
半導体記憶装置、及びデータ処理装置Info
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- JPH07235187A JPH07235187A JP6049788A JP4978894A JPH07235187A JP H07235187 A JPH07235187 A JP H07235187A JP 6049788 A JP6049788 A JP 6049788A JP 4978894 A JP4978894 A JP 4978894A JP H07235187 A JPH07235187 A JP H07235187A
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- common
- amplifier
- lines
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Abstract
(57)【要約】
【目的】 本発明の目的は、メモリセルデータの出力サ
イクルの高速化を図ることにある。 【構成】 メインアンププリチャージ回路１０１，１０
２を設け、コモンＩ／Ｏ線のプリチャージとは別に、メ
インアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊を個別的にプリチ
ャージ可能とすることにより、リードサイクルを短くし
ても、メインアンプメインアンプＩ／Ｏ線のプリチャー
ジが円滑に行われるようにする。
イクルの高速化を図ることにある。 【構成】 メインアンププリチャージ回路１０１，１０
２を設け、コモンＩ／Ｏ線のプリチャージとは別に、メ
インアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊を個別的にプリチ
ャージ可能とすることにより、リードサイクルを短くし
ても、メインアンプメインアンプＩ／Ｏ線のプリチャー
ジが円滑に行われるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの動作速度の高速化技術に関し、例えばシンク
ロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）に適用して有効な技術に関する。
にはそれの動作速度の高速化技術に関し、例えばシンク
ロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、アドレスバッファ、デコーダ、センス増幅器などの
周辺回路にはクロックに同期して動作するダイナミック
型の回路が用いられ、消費電力の低下が図られている。
このため、１〜３相の外部クロックが必要とされ、これ
らのクロックに基づいて内部回路クロックを発生させて
周辺回路を制御、あるいは駆動するようにしている。そ
のようなＤＲＡＭにおいては、ランダムアクセスが主体
であり、アクセス毎にロウアドレス、カラムアドレスの
読み込みを順次行うことにより、メモリセルが選択され
る。周辺回路の各部は、メモリセルの情報破壊を防ぐた
め、行選択、メモリセル情報の検出、列選択の手順に従
うように内部クロックによって制御される。
は、アドレスバッファ、デコーダ、センス増幅器などの
周辺回路にはクロックに同期して動作するダイナミック
型の回路が用いられ、消費電力の低下が図られている。
このため、１〜３相の外部クロックが必要とされ、これ
らのクロックに基づいて内部回路クロックを発生させて
周辺回路を制御、あるいは駆動するようにしている。そ
のようなＤＲＡＭにおいては、ランダムアクセスが主体
であり、アクセス毎にロウアドレス、カラムアドレスの
読み込みを順次行うことにより、メモリセルが選択され
る。周辺回路の各部は、メモリセルの情報破壊を防ぐた
め、行選択、メモリセル情報の検出、列選択の手順に従
うように内部クロックによって制御される。
【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。
【０００４】
【発明が解決しようとする課題】ＤＲＡＭなどの半導体
記憶装置においては、メモリセルに結合されたデータ線
が選択的にコモンＩ／Ｏ（インプット／アウトプット）
線に結合されるようになっている。そして、コモンＩ／
Ｏ線は、ＭＯＳトランジスタを介してメインアンプＩ／
Ｏ線に結合され、このメインアンプＩ／Ｏ線の信号がメ
インアンプによって増幅されるようになっている。上記
コモンＩ／Ｏ線には、プリチャージ用のＭＯＳトランジ
スタが結合され、このＭＯＳトランジスタがプリチャー
ジタイミングに同期してオンされることにより、コモン
Ｉ／Ｏ線が、高電位側電源Ｖｄｄなどのハイレベルにプ
リチャージされる。
記憶装置においては、メモリセルに結合されたデータ線
が選択的にコモンＩ／Ｏ（インプット／アウトプット）
線に結合されるようになっている。そして、コモンＩ／
Ｏ線は、ＭＯＳトランジスタを介してメインアンプＩ／
Ｏ線に結合され、このメインアンプＩ／Ｏ線の信号がメ
インアンプによって増幅されるようになっている。上記
コモンＩ／Ｏ線には、プリチャージ用のＭＯＳトランジ
スタが結合され、このＭＯＳトランジスタがプリチャー
ジタイミングに同期してオンされることにより、コモン
Ｉ／Ｏ線が、高電位側電源Ｖｄｄなどのハイレベルにプ
リチャージされる。
【０００５】そに対して、メインアンプＩ／Ｏ線のプリ
チャージは、ＭＯＳトランジスタを介してコモンＩ／Ｏ
線とメインアンプとが結合され、先にプリチャージされ
たコモンＩ／Ｏ線に、メインアンプＩ／Ｏ線が結合され
ることによって行われる。つまり、メモリセルからの読
出しデータ（メモリセルデータという）が、カラム選択
回路を介してコモンＩ／Ｏ線に伝達され、さらにそれが
メインアンプＩ／Ｏ線に伝達されると、このメインアン
プＩ／Ｏ線の信号レベルがメインアンプによって増幅さ
れるが、このとき、コモンＩ／Ｏ線とメインアンプＩ／
Ｏ線とが切離されてコモンＩ／Ｏ線のプリチャージが行
われ、このプリチャージの後にコモンＩ／Ｏ線とメイン
アンプＩ／Ｏ線とが結合されることによって、両Ｉ／Ｏ
線の電位レベルが等しくされることによって、メインア
ンプＩ／Ｏ線のプリチャージが行われる。
チャージは、ＭＯＳトランジスタを介してコモンＩ／Ｏ
線とメインアンプとが結合され、先にプリチャージされ
たコモンＩ／Ｏ線に、メインアンプＩ／Ｏ線が結合され
ることによって行われる。つまり、メモリセルからの読
出しデータ（メモリセルデータという）が、カラム選択
回路を介してコモンＩ／Ｏ線に伝達され、さらにそれが
メインアンプＩ／Ｏ線に伝達されると、このメインアン
プＩ／Ｏ線の信号レベルがメインアンプによって増幅さ
れるが、このとき、コモンＩ／Ｏ線とメインアンプＩ／
Ｏ線とが切離されてコモンＩ／Ｏ線のプリチャージが行
われ、このプリチャージの後にコモンＩ／Ｏ線とメイン
アンプＩ／Ｏ線とが結合されることによって、両Ｉ／Ｏ
線の電位レベルが等しくされることによって、メインア
ンプＩ／Ｏ線のプリチャージが行われる。
【０００６】しかしながら、メモリセルデータの出力サ
イクルの高速化を図るため、リードサイクルを短くする
ことについて、本発明者が検討したところ、コモンＩ／
Ｏ線とメインアンプＩ／Ｏ線とを結合してメインアンプ
Ｉ／Ｏ線のプリチャージを行う前に、コモンＩ／Ｏ線
に、次のメモリセルデータが伝達されることによって、
コモンＩ／Ｏ線の電位レベルが変動され、メインアンプ
Ｉ／Ｏ線のプリチャージが実質的に不可能となる虞のあ
ることが、見いだされた。つまり、コモンＩ／Ｏ線とメ
インアンプＩ／Ｏ線とを結合してメインアンプＩ／Ｏ線
のプリチャージを行う従来方式では、リードサイクルの
短縮により、メインアンプのプリチャージが時間的に間
に合わなくなる虞がある。そのため、リードサイクルの
短縮化によって、メモリセルデータの出力サイクルの高
速化を図るのが困難になる。
イクルの高速化を図るため、リードサイクルを短くする
ことについて、本発明者が検討したところ、コモンＩ／
Ｏ線とメインアンプＩ／Ｏ線とを結合してメインアンプ
Ｉ／Ｏ線のプリチャージを行う前に、コモンＩ／Ｏ線
に、次のメモリセルデータが伝達されることによって、
コモンＩ／Ｏ線の電位レベルが変動され、メインアンプ
Ｉ／Ｏ線のプリチャージが実質的に不可能となる虞のあ
ることが、見いだされた。つまり、コモンＩ／Ｏ線とメ
インアンプＩ／Ｏ線とを結合してメインアンプＩ／Ｏ線
のプリチャージを行う従来方式では、リードサイクルの
短縮により、メインアンプのプリチャージが時間的に間
に合わなくなる虞がある。そのため、リードサイクルの
短縮化によって、メモリセルデータの出力サイクルの高
速化を図るのが困難になる。
【０００７】本発明の目的は、メモリセルデータの出力
サイクルの高速化を図ることにある。また本発明の別の
目的は、メモリセルデータの出力サイクルの高速化によ
り、半導体記憶装置の動作の高速化を図ることにある。
さらに本発明の別の目的は、そのような半導体記憶装置
を備えたデータ処理装置を提供することにある。
サイクルの高速化を図ることにある。また本発明の別の
目的は、メモリセルデータの出力サイクルの高速化によ
り、半導体記憶装置の動作の高速化を図ることにある。
さらに本発明の別の目的は、そのような半導体記憶装置
を備えたデータ処理装置を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、コモンＩ／Ｏ線をプリチャージ
するためのコモン線プリチャージ回路とは別に、メイン
アンプＩ／Ｏ線をプリチャージするためのメインアンプ
プリチャージ回路を設けて半導体記憶装置を構成するも
のである。このとき、複数のダイナミック型メモリセル
が配列されて成るメモリセルアレイと、外部から入力さ
れたアドレスを初期アドレスとしてそれに続くカラムア
ドレスを生成するためのカラムアドレスカウンタと、生
成されたカラムアドレスに基づいて、データ線を選択的
にコモンＩ／Ｏ線に結合させるように構成することがで
きる。また、上記メインアンププリチャージ回路は、一
つのメインアンプＩ／Ｏ線毎に設けることができる。さ
らに上記メインアンププリチャージ回路は、上記メイン
アンプと上記コモンＩ／Ｏ線との切離しを指示するため
の信号によって動作制御される第１トランジスタと、上
記メインアンプの活性化を指示するための信号によって
動作制御される第２トランジスタとを直列接続すること
によって容易に構成することができる。このとき、半導
体集積回路のチップレイアウト面積の縮小を図るため
に、一つのメインアンプに結合されたメインアンプＩ／
Ｏ線対において、一つの第１トランジスタを共有させる
ことができる。また、中央処理装置と、それによってア
クセスされるメモリとを含むデータ処理装置の処理の高
速化を図るため、上記構成の半導体記憶装置を上記メモ
リに適用することができる。
するためのコモン線プリチャージ回路とは別に、メイン
アンプＩ／Ｏ線をプリチャージするためのメインアンプ
プリチャージ回路を設けて半導体記憶装置を構成するも
のである。このとき、複数のダイナミック型メモリセル
が配列されて成るメモリセルアレイと、外部から入力さ
れたアドレスを初期アドレスとしてそれに続くカラムア
ドレスを生成するためのカラムアドレスカウンタと、生
成されたカラムアドレスに基づいて、データ線を選択的
にコモンＩ／Ｏ線に結合させるように構成することがで
きる。また、上記メインアンププリチャージ回路は、一
つのメインアンプＩ／Ｏ線毎に設けることができる。さ
らに上記メインアンププリチャージ回路は、上記メイン
アンプと上記コモンＩ／Ｏ線との切離しを指示するため
の信号によって動作制御される第１トランジスタと、上
記メインアンプの活性化を指示するための信号によって
動作制御される第２トランジスタとを直列接続すること
によって容易に構成することができる。このとき、半導
体集積回路のチップレイアウト面積の縮小を図るため
に、一つのメインアンプに結合されたメインアンプＩ／
Ｏ線対において、一つの第１トランジスタを共有させる
ことができる。また、中央処理装置と、それによってア
クセスされるメモリとを含むデータ処理装置の処理の高
速化を図るため、上記構成の半導体記憶装置を上記メモ
リに適用することができる。
【００１１】
【作用】上記した手段によれば、メインアンププリチャ
ージ回路は、コモンＩ／Ｏ線のプリチャージとは別に、
上記メインアンプＩ／Ｏ線を単独でプリチャージする。
このことが、コモンＩ／Ｏ線の電位レベルに依存しな
い、メインアンプＩ／Ｏ線の単独プリチャージを可能と
し、メモリセルデータの出力サイクルの高速化、ひいて
は、そのようなメモリセルデータの出力サイクルの高速
化により、シンクロナスＤＲＡＭのリード動作の高速化
を達成する。
ージ回路は、コモンＩ／Ｏ線のプリチャージとは別に、
上記メインアンプＩ／Ｏ線を単独でプリチャージする。
このことが、コモンＩ／Ｏ線の電位レベルに依存しな
い、メインアンプＩ／Ｏ線の単独プリチャージを可能と
し、メモリセルデータの出力サイクルの高速化、ひいて
は、そのようなメモリセルデータの出力サイクルの高速
化により、シンクロナスＤＲＡＭのリード動作の高速化
を達成する。
【００１２】
【実施例】図４には、本発明の一実施例であるデータ処
理装置が示される。
理装置が示される。
【００１３】この装置は、システムバス４００を介し
て、ＣＰＵ（中央処理装置）４００、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。
て、ＣＰＵ（中央処理装置）４００、ＤＲＡＭ制御部４
０３、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）４０６、ＲＯＭ（リード・オンリ・メモリ）４
０５、周辺装置制御部４０７、表示系４１０などが、互
いに信号のやり取り可能に結合されることによって、予
め定められたプログラムに従って所定のデータ処理を行
うコンピュータシステムとして構成される。
【００１４】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部４０３によって制御されるＤＲ
ＡＭ４０２や、ＳＲＡＭ４０６、このＳＲＡＭ４０６の
バックアップを制御するためのバックアップ制御部４０
４、ＲＯＭ４０５が設けられる。ＤＲＡＭ４０２やＳＲ
ＡＭ４０６には、ＣＰＵ４０１での計算や制御に必要な
プログラムやデータが格納される。ＲＯＭ４０５は、読
出し専用であるため、通常は変更を要しないプログラム
が格納される。上記周辺装置制御部４０７は、特に制限
されないが、磁気記憶装置を一例とする外部記憶装置４
０８や、キーボード４０９を一例とする入力装置などの
周辺装置のインタフェースとして機能する。上記表示系
４１０は、ＶＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）４１０Ａ、及びそれの制御回路を含み、システム
バス４００を介して転送された表示用データは、ＣＲＴ
ディスプレイ装置４１２に同期して当該ディスプレイ装
置４１２に出力される。また、電源供給部４１１が設け
られ、ここで生成された各種電圧が、本実施例装置の各
部に供給されるようになっている。
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部４０３によって制御されるＤＲ
ＡＭ４０２や、ＳＲＡＭ４０６、このＳＲＡＭ４０６の
バックアップを制御するためのバックアップ制御部４０
４、ＲＯＭ４０５が設けられる。ＤＲＡＭ４０２やＳＲ
ＡＭ４０６には、ＣＰＵ４０１での計算や制御に必要な
プログラムやデータが格納される。ＲＯＭ４０５は、読
出し専用であるため、通常は変更を要しないプログラム
が格納される。上記周辺装置制御部４０７は、特に制限
されないが、磁気記憶装置を一例とする外部記憶装置４
０８や、キーボード４０９を一例とする入力装置などの
周辺装置のインタフェースとして機能する。上記表示系
４１０は、ＶＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）４１０Ａ、及びそれの制御回路を含み、システム
バス４００を介して転送された表示用データは、ＣＲＴ
ディスプレイ装置４１２に同期して当該ディスプレイ装
置４１２に出力される。また、電源供給部４１１が設け
られ、ここで生成された各種電圧が、本実施例装置の各
部に供給されるようになっている。
【００１５】このようなデータ処理装置において、上記
ＤＲＡＭ４０２は、本実施例システムのメインメモリと
して使用されるため、特に高速動作が要求される。その
ような意味で本実施例では、上記ＤＲＡＭ４０２として
高速動作可能なシンクロナスＤＲＡＭが適用される。
ＤＲＡＭ４０２は、本実施例システムのメインメモリと
して使用されるため、特に高速動作が要求される。その
ような意味で本実施例では、上記ＤＲＡＭ４０２として
高速動作可能なシンクロナスＤＲＡＭが適用される。
【００１６】図３には上記ＤＲＡＭ４０２として上記デ
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。
ータ処理装置に適用されるシンクロナスＤＲＡＭの全体
的な構成が示される。このシンクロナスＤＲＡＭは、Ｃ
ＰＵ４０１のクロックに同期してデータのリード・ライ
トが可能とされ、特に制限されないが、公知の半導体集
積回路製造技術により、単結晶シリコン基板などの一つ
の半導体基板に形成される。
【００１７】図３に示されるように、このシンクロナス
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれダイナミッ
ク型メモリセルをアレイ状に配列して成る複数のメモリ
マットを有する。外部から取込まれたアドレスＡ０〜Ａ
１０がロウアドレスバッファを介してロウデコーダ３０
８，３０９に伝達され、そこでデコードされることによ
って、それぞれメモリセルアレイ３１２，３１３のワー
ド線を選択的に駆動するための信号が生成されるように
なっている。
ＤＲＡＭは、特に制限されないが、Ｂａｎｋ０，Ｂａｎ
ｋ１で示されるように、二つのメモリセルアレイ（メモ
リバンクと称される）３１２，３１３を有する。このメ
モリセルアレイ３１２，３１３は、それぞれダイナミッ
ク型メモリセルをアレイ状に配列して成る複数のメモリ
マットを有する。外部から取込まれたアドレスＡ０〜Ａ
１０がロウアドレスバッファを介してロウデコーダ３０
８，３０９に伝達され、そこでデコードされることによ
って、それぞれメモリセルアレイ３１２，３１３のワー
ド線を選択的に駆動するための信号が生成されるように
なっている。
【００１８】また、外部から取込まれたアドレスの一部
Ａ０〜Ａ８が、カラムアドレスバッファ３１５を介して
カラムアドレスカウンタ３１４に入力されるようになっ
ている。このカラムアドレスカウンタ３１４は、入力ア
ドレスを初期アドレスとしてそれに続くカラムアドレス
を歩進動作によって生成する。生成されたカラムアドレ
スは、カラムデコーダ３０４，３０６に伝達されるよう
になっている。このカラムデコーダ３０４，３０５は、
それぞれ入力アドレスをデコードすることによって、カ
ラム選択回路の動作信号を生成する。メモリセルアレイ
３１２，３１３には、それぞれセンスアンプ及びＩ／Ｏ
データバス３０３，３０７が結合される。このセンスア
ンプ及びＩ／Ｏバスには、メモリセルアレイ３１２，３
１３のメモリセルに結合されたデータ線の微弱な電位差
（メモリセルデータ）を増幅するためのセンスアンプ
や、コモンＩ／Ｏ線（Ｉ／Ｏバスとも称される）、上記
カラムデコーダ３０４，３０６からの制御信号に基づい
て上記データ線を選択的にコモンＩ／Ｏ線に結合するた
めのカラム選択回路などが含まれる。
Ａ０〜Ａ８が、カラムアドレスバッファ３１５を介して
カラムアドレスカウンタ３１４に入力されるようになっ
ている。このカラムアドレスカウンタ３１４は、入力ア
ドレスを初期アドレスとしてそれに続くカラムアドレス
を歩進動作によって生成する。生成されたカラムアドレ
スは、カラムデコーダ３０４，３０６に伝達されるよう
になっている。このカラムデコーダ３０４，３０５は、
それぞれ入力アドレスをデコードすることによって、カ
ラム選択回路の動作信号を生成する。メモリセルアレイ
３１２，３１３には、それぞれセンスアンプ及びＩ／Ｏ
データバス３０３，３０７が結合される。このセンスア
ンプ及びＩ／Ｏバスには、メモリセルアレイ３１２，３
１３のメモリセルに結合されたデータ線の微弱な電位差
（メモリセルデータ）を増幅するためのセンスアンプ
や、コモンＩ／Ｏ線（Ｉ／Ｏバスとも称される）、上記
カラムデコーダ３０４，３０６からの制御信号に基づい
て上記データ線を選択的にコモンＩ／Ｏ線に結合するた
めのカラム選択回路などが含まれる。
【００１９】カラムデコード出力に基づきカラム選択回
路が動作されることによって、データ線が選択的にコモ
ンＩ／Ｏ線に結合されると、メモリセルへのデータ書込
み、又は当該メモリセルからのデータ読出しが可能とさ
れる。上記センスアンプで増幅されたメモリセルデータ
は、メインアンプＭＡを介して、外部出力可能とされ
る。また、外部からの書込みデータは、ライトアンプＷ
Ａで増幅された後にコモンＩ／Ｏ線に伝達され、上記の
ようにカラムアドレスに基づいて選択されたデータ線を
介して、対応するメモリセルに伝達されることによっ
て、書込み可能とされる。上記メモリセルアレイ３１
２，３１３は、特に制限されないが、入力されるアドレ
スの一部を利用することによって、選択的にリード・ラ
イトに関与するため、上記ライトアンプＷＡやメインア
ンプＭＡ、及びデータバスＤＢＵＳは、上記メモリセル
アレイ３１２，３１３で共有されている。尚、ライトア
ンプＷＡやメインアンプＭＡのビット構成は、上記セン
スアンプ及びＩ／Ｏバスのビット構成に対応している。
例えば、上記コモンＩ／Ｏ線が、８ビット構成とされる
とき、上記ライトアンプＷＡやメインアンプＭＡも、そ
れに対応して８ビット構成とされる。
路が動作されることによって、データ線が選択的にコモ
ンＩ／Ｏ線に結合されると、メモリセルへのデータ書込
み、又は当該メモリセルからのデータ読出しが可能とさ
れる。上記センスアンプで増幅されたメモリセルデータ
は、メインアンプＭＡを介して、外部出力可能とされ
る。また、外部からの書込みデータは、ライトアンプＷ
Ａで増幅された後にコモンＩ／Ｏ線に伝達され、上記の
ようにカラムアドレスに基づいて選択されたデータ線を
介して、対応するメモリセルに伝達されることによっ
て、書込み可能とされる。上記メモリセルアレイ３１
２，３１３は、特に制限されないが、入力されるアドレ
スの一部を利用することによって、選択的にリード・ラ
イトに関与するため、上記ライトアンプＷＡやメインア
ンプＭＡ、及びデータバスＤＢＵＳは、上記メモリセル
アレイ３１２，３１３で共有されている。尚、ライトア
ンプＷＡやメインアンプＭＡのビット構成は、上記セン
スアンプ及びＩ／Ｏバスのビット構成に対応している。
例えば、上記コモンＩ／Ｏ線が、８ビット構成とされる
とき、上記ライトアンプＷＡやメインアンプＭＡも、そ
れに対応して８ビット構成とされる。
【００２０】さらに、本実施例では、コントローラ３０
５が設けられる。このコントローラ３０５は、基本クロ
ックＣＬＫ、チップセレクト信号ＣＳ＊（＊はローアク
ティブ又は信号反転を意味する）、ロウアドレスストロ
ーブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡ
Ｓ＊、ライトイネーブル信号ＷＥ＊など、外部から入力
される各種信号に基づいて、本実施例シンクロナスＤＲ
ＡＭにおける各部の動作制御信号を生成する。特に、こ
のシンクロナスＤＲＡＭの動作モードは、チップセレク
ト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、
ライトイネーブル信号ＷＥ＊の論理状態の組合せによっ
て決定される。
５が設けられる。このコントローラ３０５は、基本クロ
ックＣＬＫ、チップセレクト信号ＣＳ＊（＊はローアク
ティブ又は信号反転を意味する）、ロウアドレスストロ
ーブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡ
Ｓ＊、ライトイネーブル信号ＷＥ＊など、外部から入力
される各種信号に基づいて、本実施例シンクロナスＤＲ
ＡＭにおける各部の動作制御信号を生成する。特に、こ
のシンクロナスＤＲＡＭの動作モードは、チップセレク
ト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、
ライトイネーブル信号ＷＥ＊の論理状態の組合せによっ
て決定される。
【００２１】図１には上記メインアンプＭＡの詳細な構
成例が示される。
成例が示される。
【００２２】メインアンプＭＡは上記のようにセンスア
ンプ及びＩ／Ｏバスのビット構成に対応するが、図１で
は、そのうちの１ビット構成について代表的に示され
る。同図に示されるように、メインアンプＭＡは、図３
のセンスアンプ及びＩ／Ｏバス３０３，３０７に属する
コモンＩ／Ｏ部１１１の後段に配置され、また、このメ
インアンプＭＡの後段にはドライバ部１１３が配置され
てている。
ンプ及びＩ／Ｏバスのビット構成に対応するが、図１で
は、そのうちの１ビット構成について代表的に示され
る。同図に示されるように、メインアンプＭＡは、図３
のセンスアンプ及びＩ／Ｏバス３０３，３０７に属する
コモンＩ／Ｏ部１１１の後段に配置され、また、このメ
インアンプＭＡの後段にはドライバ部１１３が配置され
てている。
【００２３】メインアンプＭＡは、特に制限されない
が、相補レベルのメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ
＊と、それの電位差を増幅するための増幅回路ＡＭＰと
を含む。メインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊は、ｐ
チャンネル型ＭＯＳトランジスタＰ４，Ｐ５を介してコ
モンＩＯ部１１１に結合される。このｐチャンネル型Ｍ
ＯＳトランジスタＰ４，Ｐ５にはメインアンプカット信
号ＭＡＣによって動作制御される。すなわち、メインア
ンプカット信号ＭＡＣがハイレベルにアサートされた場
合に、ＭＯＳトランジスタＰ４，Ｐ５がオフされること
により、コモンＩＯ部１１１とメインアンプＭＡとが電
気的に切離される。増幅回路ＡＭＰは、二つのインバー
タがリング状に結合されたものとされる。つまり、高電
位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳトラ
ンジスタＰ６に、ｎチャンネル型ＭＯＳトランジスタＮ
１が直列接続されて成る第１インバータと、高電位側電
源Ｖｄｄに結合されたｐチャンネル型ＭＯＳトランジス
タＰ７に、ｎチャンネル型ＭＯＳトランジスタＮ２が直
列接続されて成る第２インバータとがリング状に結合さ
れて、一対のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊の
電位差を増幅するための増幅回路ＡＭＰが形成される。
そしてそのようなメインアンプＭＡの動作制御のため
に、ｎチャンネル型ＭＯＳトランジスタＮ３が設けられ
る。このｎチャンネル型ＭＯＳトランジスタＮ３は、増
幅回路ＡＭＰを形成するｎチャンネル型ＭＯＳトランジ
スタＮ１，Ｎ２とグランドＧＮＤとの間に設けられ、メ
インアンプイネーブル信号ＭＡＥがハイレベルにアサー
トされることによってメインアンプ動作が指示された場
合に、このｎチャンネル型ＭＯＳトランジスタＮ３がオ
ンされることによって、増幅回路ＡＭＰがイネーブル状
態（活性状態）とされる。それとは逆にメインアンプイ
ネーブル信号ＭＡＥがローレベルにネゲートされた場合
には、ｎチャンネル型ＭＯＳトランジスタＮ３がオフさ
れるため、上記増幅回路ＡＭＰはディスエーブル状態
（非活性状態）とされる。
が、相補レベルのメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ
＊と、それの電位差を増幅するための増幅回路ＡＭＰと
を含む。メインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊は、ｐ
チャンネル型ＭＯＳトランジスタＰ４，Ｐ５を介してコ
モンＩＯ部１１１に結合される。このｐチャンネル型Ｍ
ＯＳトランジスタＰ４，Ｐ５にはメインアンプカット信
号ＭＡＣによって動作制御される。すなわち、メインア
ンプカット信号ＭＡＣがハイレベルにアサートされた場
合に、ＭＯＳトランジスタＰ４，Ｐ５がオフされること
により、コモンＩＯ部１１１とメインアンプＭＡとが電
気的に切離される。増幅回路ＡＭＰは、二つのインバー
タがリング状に結合されたものとされる。つまり、高電
位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳトラ
ンジスタＰ６に、ｎチャンネル型ＭＯＳトランジスタＮ
１が直列接続されて成る第１インバータと、高電位側電
源Ｖｄｄに結合されたｐチャンネル型ＭＯＳトランジス
タＰ７に、ｎチャンネル型ＭＯＳトランジスタＮ２が直
列接続されて成る第２インバータとがリング状に結合さ
れて、一対のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊の
電位差を増幅するための増幅回路ＡＭＰが形成される。
そしてそのようなメインアンプＭＡの動作制御のため
に、ｎチャンネル型ＭＯＳトランジスタＮ３が設けられ
る。このｎチャンネル型ＭＯＳトランジスタＮ３は、増
幅回路ＡＭＰを形成するｎチャンネル型ＭＯＳトランジ
スタＮ１，Ｎ２とグランドＧＮＤとの間に設けられ、メ
インアンプイネーブル信号ＭＡＥがハイレベルにアサー
トされることによってメインアンプ動作が指示された場
合に、このｎチャンネル型ＭＯＳトランジスタＮ３がオ
ンされることによって、増幅回路ＡＭＰがイネーブル状
態（活性状態）とされる。それとは逆にメインアンプイ
ネーブル信号ＭＡＥがローレベルにネゲートされた場合
には、ｎチャンネル型ＭＯＳトランジスタＮ３がオフさ
れるため、上記増幅回路ＡＭＰはディスエーブル状態
（非活性状態）とされる。
【００２４】ここで、従来技術に従えば、メインアンプ
Ｉ／Ｏ線ＭＩＯ，ＭＩＯ＊のプリチャージが、先にプリ
チャージされたコモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊に、メ
インアンプＩ／Ｏ線が結合されることによって行われた
が、本実施例では、リードサイクルを短くしてもメイン
アンプＩ／Ｏ線のプリチャージを円滑に行うため、メイ
ンアンプＭＡ専用のプリチャージ回路を設けている。す
なわち、一対のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊
に、それぞれメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊を
プリチャージするためのメインアンププリチャージ回路
１０１，１０２が設けられている。
Ｉ／Ｏ線ＭＩＯ，ＭＩＯ＊のプリチャージが、先にプリ
チャージされたコモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊に、メ
インアンプＩ／Ｏ線が結合されることによって行われた
が、本実施例では、リードサイクルを短くしてもメイン
アンプＩ／Ｏ線のプリチャージを円滑に行うため、メイ
ンアンプＭＡ専用のプリチャージ回路を設けている。す
なわち、一対のメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊
に、それぞれメインアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊を
プリチャージするためのメインアンププリチャージ回路
１０１，１０２が設けられている。
【００２５】このメインアンププリチャージ回路１０１
は、メインアンプＩ／Ｏ線ＭＩＯに結合されたｐチャン
ネル型ＭＯＳトランジスタＰ１１と、高電位側電源Ｖｄ
ｄに結合されたｐチャンネル型ＭＯＳトランジスタＰ１
０とが直列接続されて成る。同様にメインアンププリチ
ャージ回路１０２は、メインアンプＩ／Ｏ線ＭＩＯ＊に
結合されたｐチャンネル型ＭＯＳトランジスタＰ９と、
高電位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳ
トランジスタＰ８とが直列接続されて成る。ここで、ｐ
チャンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメイ
ンアンプイネーブル信号ＭＡＥが入力され、上記ｐチャ
ンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメインア
ンプカット信号ＭＡＣがインバータ１０２で反転されて
から入力される。つまり、メインアンプイネーブル信号
ＭＡＥがローレベルの場合で、メインアンプカット信号
ＭＣＡＴがハイレベルの場合にのみ、ｐチャンネル型Ｍ
ＯＳトランジスタＰ８，Ｐ９，Ｐ１０，Ｐ１１がオンさ
れることによって、メインアンプＩ／Ｏ線Ｉ／Ｏ，ＭＩ
Ｏ＊がプリチャージされる。
は、メインアンプＩ／Ｏ線ＭＩＯに結合されたｐチャン
ネル型ＭＯＳトランジスタＰ１１と、高電位側電源Ｖｄ
ｄに結合されたｐチャンネル型ＭＯＳトランジスタＰ１
０とが直列接続されて成る。同様にメインアンププリチ
ャージ回路１０２は、メインアンプＩ／Ｏ線ＭＩＯ＊に
結合されたｐチャンネル型ＭＯＳトランジスタＰ９と、
高電位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳ
トランジスタＰ８とが直列接続されて成る。ここで、ｐ
チャンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメイ
ンアンプイネーブル信号ＭＡＥが入力され、上記ｐチャ
ンネル型ＭＯＳトランジスタＰ９，Ｐ１１にはメインア
ンプカット信号ＭＡＣがインバータ１０２で反転されて
から入力される。つまり、メインアンプイネーブル信号
ＭＡＥがローレベルの場合で、メインアンプカット信号
ＭＣＡＴがハイレベルの場合にのみ、ｐチャンネル型Ｍ
ＯＳトランジスタＰ８，Ｐ９，Ｐ１０，Ｐ１１がオンさ
れることによって、メインアンプＩ／Ｏ線Ｉ／Ｏ，ＭＩ
Ｏ＊がプリチャージされる。
【００２６】そのようなメインアンプＭＡの前段に配置
されたコモンＩＯ部１１１において、一対のコモンＩ／
Ｏ線ＣＩＯ，ＣＩＯ＊には、それをプリチャージするた
めのコモン線プリチャージ回路１１５，１１６が設けら
れる。特に制限されないが、コモン線プリチャージ回路
１１５，１１６は、それぞれ高電位側電源Ｖｄｄに結合
されたｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２に
よって形成される。コモンＩ／Ｏ線プリチャージ信号Ｉ
ＯＰＣ＊がローレベルにアサートされた場合に、上記ｐ
チャンネル型ＭＯＳトランジスタＰ１，Ｐ２がオンされ
て、高電位側電源Ｖｄｄが、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊に供給されることによって、当該コモンＩ／Ｏ線
ＣＩＯ，ＣＩＯ＊のプリチャージが行われる。尚、コモ
ンＩ／Ｏ線プリチャージ信号ＩＯＰＣ＊がローレベルに
アサートされた場合、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊
を橋絡するように設けられたイコライズ用のｐチャンネ
ル型ＭＯＳトランジスタＰ３がオンされることにより、
コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のイコライズが行われ
るようになっている。
されたコモンＩＯ部１１１において、一対のコモンＩ／
Ｏ線ＣＩＯ，ＣＩＯ＊には、それをプリチャージするた
めのコモン線プリチャージ回路１１５，１１６が設けら
れる。特に制限されないが、コモン線プリチャージ回路
１１５，１１６は、それぞれ高電位側電源Ｖｄｄに結合
されたｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２に
よって形成される。コモンＩ／Ｏ線プリチャージ信号Ｉ
ＯＰＣ＊がローレベルにアサートされた場合に、上記ｐ
チャンネル型ＭＯＳトランジスタＰ１，Ｐ２がオンされ
て、高電位側電源Ｖｄｄが、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊に供給されることによって、当該コモンＩ／Ｏ線
ＣＩＯ，ＣＩＯ＊のプリチャージが行われる。尚、コモ
ンＩ／Ｏ線プリチャージ信号ＩＯＰＣ＊がローレベルに
アサートされた場合、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊
を橋絡するように設けられたイコライズ用のｐチャンネ
ル型ＭＯＳトランジスタＰ３がオンされることにより、
コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のイコライズが行われ
るようになっている。
【００２７】また、上記メインアンプＭＡの後段に配置
されたドライバ部１１３は、上記メインアンプＭＡによ
り増幅された信号をデータバスＤＢＵＳを介して外部出
力可能とするもので、２入力ノア回路１０３，１０４、
インバータ１０４、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１２、ｎチャンネル型ＭＯＳトランジスタＮ４を含ん
で成る。高電位側電源Ｖｄｄに結合されたｐチャンネル
型ＭＯＳトランジスタＰ１２と、グランドＧＮＤに結合
されたｎチャンネル型ＭＯＳトランジスタＮ４とは直列
接続されることによってインバータを構成する。このＭ
ＯＳトランジスタＰ１２，Ｎ４の直列接続箇所が、デー
タ出力ノードＮとされ、上記メインアンプＭＡによって
増幅された信号が、このデータ出力ノードＮを介してＤ
ＢＵＳに出力される。
されたドライバ部１１３は、上記メインアンプＭＡによ
り増幅された信号をデータバスＤＢＵＳを介して外部出
力可能とするもので、２入力ノア回路１０３，１０４、
インバータ１０４、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１２、ｎチャンネル型ＭＯＳトランジスタＮ４を含ん
で成る。高電位側電源Ｖｄｄに結合されたｐチャンネル
型ＭＯＳトランジスタＰ１２と、グランドＧＮＤに結合
されたｎチャンネル型ＭＯＳトランジスタＮ４とは直列
接続されることによってインバータを構成する。このＭ
ＯＳトランジスタＰ１２，Ｎ４の直列接続箇所が、デー
タ出力ノードＮとされ、上記メインアンプＭＡによって
増幅された信号が、このデータ出力ノードＮを介してＤ
ＢＵＳに出力される。
【００２８】ここで、上記データバスＤＢＵＳにおい
て、リードデータとライトデータとの衝突を避けるた
め、又はテストモードにおいて必要に応じてメインアン
プＭＡの出力を禁止する必要がある。そこで、本実施例
では、ノア回路１０３，１０５や、ナンド回路１００が
設けられ、メインアンプ出力禁止信号ＭＡＢＳ＊、テス
ト信号ＴＥＳＴ＊のナンド論理に基づいてメインアンプ
ＭＡの出力制御が行われるようになっている。例えば、
メインアンプ出力禁止信号ＭＡＢＳ＊がローレベルにア
サートされると、ノア回路１０３，１０５が非活性状態
とされることによって、メインアンプＭＡの外部出力が
禁止される。また、テストモードにおいて、テスト信号
ＴＥＳＴ＊がローレベルにアサートされた場合も同様で
ある。そのため、メインアンプ出力禁止信号ＭＡＢＳ
＊、テスト信号ＴＥＳＴ＊が、共にハイレベルの場合に
のみ、メインアンプＭＡによって増幅された信号の外部
出力が可能とされる。
て、リードデータとライトデータとの衝突を避けるた
め、又はテストモードにおいて必要に応じてメインアン
プＭＡの出力を禁止する必要がある。そこで、本実施例
では、ノア回路１０３，１０５や、ナンド回路１００が
設けられ、メインアンプ出力禁止信号ＭＡＢＳ＊、テス
ト信号ＴＥＳＴ＊のナンド論理に基づいてメインアンプ
ＭＡの出力制御が行われるようになっている。例えば、
メインアンプ出力禁止信号ＭＡＢＳ＊がローレベルにア
サートされると、ノア回路１０３，１０５が非活性状態
とされることによって、メインアンプＭＡの外部出力が
禁止される。また、テストモードにおいて、テスト信号
ＴＥＳＴ＊がローレベルにアサートされた場合も同様で
ある。そのため、メインアンプ出力禁止信号ＭＡＢＳ
＊、テスト信号ＴＥＳＴ＊が、共にハイレベルの場合に
のみ、メインアンプＭＡによって増幅された信号の外部
出力が可能とされる。
【００２９】図２には、図１に示される回路における主
要部の動作波形が示される。
要部の動作波形が示される。
【００３０】本実施例シンクロナスＤＲＡＭのスタンバ
イ状態では、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊、メイン
アンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、高電位側電源Ｖｄ
ｄレベルにプリチャージされており、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１２、及びｎチャンネル型ＭＯＳト
ランジスタＮ４が共にオフ状態とされるため、データバ
スＤＢＵＳへのデータ出力ノードＮは高出力インピーダ
ンス状態とされる。
イ状態では、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊、メイン
アンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、高電位側電源Ｖｄ
ｄレベルにプリチャージされており、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１２、及びｎチャンネル型ＭＯＳト
ランジスタＮ４が共にオフ状態とされるため、データバ
スＤＢＵＳへのデータ出力ノードＮは高出力インピーダ
ンス状態とされる。
【００３１】コモンＩ／Ｏ線プリチャージ信号ＩＯＰＣ
＊がハイレベルにネゲートされることによって、ｐチャ
ンネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３がオフさ
れるため、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のプリチャ
ージ状態が解除される。その状態で、データ線からコモ
ンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊にメモリセルデータが伝達
される。このコモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊の電位差
が、所定レベル（例えば０．５Ｖ）に達した後に、メイ
ンアンプイネーブル信号ＭＡＥがハイレベルにアサート
される。それにより、ｎチャンネル型ＭＯＳトランジス
タＮ３がオンされ、メインアンプＭＡが活性化されるの
で、増幅回路ＡＭＰにより、メインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の電位差増幅が開始される。
＊がハイレベルにネゲートされることによって、ｐチャ
ンネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３がオフさ
れるため、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊のプリチャ
ージ状態が解除される。その状態で、データ線からコモ
ンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊にメモリセルデータが伝達
される。このコモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊の電位差
が、所定レベル（例えば０．５Ｖ）に達した後に、メイ
ンアンプイネーブル信号ＭＡＥがハイレベルにアサート
される。それにより、ｎチャンネル型ＭＯＳトランジス
タＮ３がオンされ、メインアンプＭＡが活性化されるの
で、増幅回路ＡＭＰにより、メインアンプＩ／Ｏ線ＭＩ
Ｏ，ＭＩＯ＊の電位差増幅が開始される。
【００３２】メインアンプ活性化タイミングより、わず
かに遅れて、メインアンプカット信号ＭＡＣがハイレベ
ルにアサートされることにより、ｐチャンネル型ＭＯＳ
トランジスタＰ４，Ｐ５がオフされ、それにより、メイ
ンアンプＭＡが、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊から
切離される。メインアンプイネーブル信号ＭＡＥがハイ
レベルにアサートされている期間にメインアンプＩ／Ｏ
線ＭＩＯ，ＭＩＯ＊の電位差増幅が増幅回路ＡＭＰによ
り行われ、その増幅出力に基づいて、データバスＤＢＵ
Ｓが駆動される。このデータバスＤＢＵＳの駆動期間
に、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊がプリチャージさ
れる。
かに遅れて、メインアンプカット信号ＭＡＣがハイレベ
ルにアサートされることにより、ｐチャンネル型ＭＯＳ
トランジスタＰ４，Ｐ５がオフされ、それにより、メイ
ンアンプＭＡが、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊から
切離される。メインアンプイネーブル信号ＭＡＥがハイ
レベルにアサートされている期間にメインアンプＩ／Ｏ
線ＭＩＯ，ＭＩＯ＊の電位差増幅が増幅回路ＡＭＰによ
り行われ、その増幅出力に基づいて、データバスＤＢＵ
Ｓが駆動される。このデータバスＤＢＵＳの駆動期間
に、コモンＩ／Ｏ線ＣＩＯ，ＣＩＯ＊がプリチャージさ
れる。
【００３３】また、メインアンプイネーブル信号ＭＡＥ
がローレベルにネゲートされ、且つ、メインアンプカッ
ト信号ＭＡＣがハイレベルにアサートされた期間に、ｐ
チャンネル型ＭＯＳトランジスタＰ８，Ｐ９，Ｐ１０，
Ｐ１１がオンされ、それによってメインアンプＩ／Ｏ線
ＭＩＯ，ＭＩＯ＊がプリチャージされる。つまり、メイ
ンアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、コモンＩ／Ｏ線
＊の電位レベルにかかわらず、メインアンププリチャー
ジ回路１０１，１０２によってプリチャージされる。そ
の後、メインアンプカット信号ＭＡＣがローレベルにネ
ゲートされることによって、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊の次のデータがメインアンプＩ／Ｏ線ＭＩＯ，Ｍ
ＩＯ＊に伝達される。以降の動作は上記の通りである。
がローレベルにネゲートされ、且つ、メインアンプカッ
ト信号ＭＡＣがハイレベルにアサートされた期間に、ｐ
チャンネル型ＭＯＳトランジスタＰ８，Ｐ９，Ｐ１０，
Ｐ１１がオンされ、それによってメインアンプＩ／Ｏ線
ＭＩＯ，ＭＩＯ＊がプリチャージされる。つまり、メイ
ンアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が、コモンＩ／Ｏ線
＊の電位レベルにかかわらず、メインアンププリチャー
ジ回路１０１，１０２によってプリチャージされる。そ
の後、メインアンプカット信号ＭＡＣがローレベルにネ
ゲートされることによって、コモンＩ／Ｏ線ＣＩＯ，Ｃ
ＩＯ＊の次のデータがメインアンプＩ／Ｏ線ＭＩＯ，Ｍ
ＩＯ＊に伝達される。以降の動作は上記の通りである。
【００３４】上記実施例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３５】（１）従来技術によれば、メインアンプＩ
／Ｏ線のプリチャージが、先にプリチャージされたコモ
ンＩ／Ｏ線に、メインアンプＩ／Ｏ線が結合されること
によって行われるのに対して、上記実施例では、メイン
アンププリチャージ回路１０１，１０２が設けられたこ
とにより、コモンＩ／Ｏ線のプリチャージとは別に、メ
インアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が個別的にプリチ
ャージされるので、コモンＩ／Ｏ線の電位レベルに依存
しない、メインアンプＩ／Ｏ線の単独プリチャージが可
能とされる。そのため、メモリセルデータの出力サイク
ルの高速化を図るためにリードサイクルを短くしても、
メインアンプＩ／Ｏ線のプリチャージを円滑に行えるか
ら、リードサイクルの短縮化により、メモリセルデータ
の出力サイクルの高速化、ひいては、そのようなメモリ
セルデータの出力サイクルの高速化により、シンクロナ
スＤＲＡＭのリード動作の高速化を図ることができる。
／Ｏ線のプリチャージが、先にプリチャージされたコモ
ンＩ／Ｏ線に、メインアンプＩ／Ｏ線が結合されること
によって行われるのに対して、上記実施例では、メイン
アンププリチャージ回路１０１，１０２が設けられたこ
とにより、コモンＩ／Ｏ線のプリチャージとは別に、メ
インアンプＩ／Ｏ線ＭＩＯ，ＭＩＯ＊が個別的にプリチ
ャージされるので、コモンＩ／Ｏ線の電位レベルに依存
しない、メインアンプＩ／Ｏ線の単独プリチャージが可
能とされる。そのため、メモリセルデータの出力サイク
ルの高速化を図るためにリードサイクルを短くしても、
メインアンプＩ／Ｏ線のプリチャージを円滑に行えるか
ら、リードサイクルの短縮化により、メモリセルデータ
の出力サイクルの高速化、ひいては、そのようなメモリ
セルデータの出力サイクルの高速化により、シンクロナ
スＤＲＡＭのリード動作の高速化を図ることができる。
【００３６】（２）メインアンププリチャージ回路１０
１，１０２は、メインアンプＭＡとコモンＩ／Ｏ線ＣＩ
Ｏ，ＣＩＯ＊との切離しを指示するためのメインアンプ
カット信号ＭＡＣによって動作制御されるｐチャンネル
型ＭＯＳトランジスタＰ８，Ｐ１０と、メインアンプＭ
Ａの活性化を指示するためのメインアンプイネーブル信
号ＭＡＥによって動作制御されるｐチャンネル型ＭＯＳ
トランジスタＰ９，Ｐ１１とによって、容易に構成する
ことができる。
１，１０２は、メインアンプＭＡとコモンＩ／Ｏ線ＣＩ
Ｏ，ＣＩＯ＊との切離しを指示するためのメインアンプ
カット信号ＭＡＣによって動作制御されるｐチャンネル
型ＭＯＳトランジスタＰ８，Ｐ１０と、メインアンプＭ
Ａの活性化を指示するためのメインアンプイネーブル信
号ＭＡＥによって動作制御されるｐチャンネル型ＭＯＳ
トランジスタＰ９，Ｐ１１とによって、容易に構成する
ことができる。
【００３７】（３）上記のように高速化が図られたシン
クロナスＤＲＡＭがメインメモリなどとして搭載された
データ処理装置においては、ＣＰＵ４０１によるメイン
メモリアクセス速度が高速化されるから、プログラムの
実行や、データのリード・ライトが高速化され、それに
より、システム全体としての処理の高速化を図ることが
できる。
クロナスＤＲＡＭがメインメモリなどとして搭載された
データ処理装置においては、ＣＰＵ４０１によるメイン
メモリアクセス速度が高速化されるから、プログラムの
実行や、データのリード・ライトが高速化され、それに
より、システム全体としての処理の高速化を図ることが
できる。
【００３８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３９】例えば、図１に示されるｐチャンネル型Ｍ
ＯＳトランジスタＰ８を、メインアンププリチャージ回
路１０１，１０２で共有することにより、ｐチャンネル
型ＭＯＳトランジスタＰ１０を省略するようにしても良
い。図５には、そのようにｐチャンネル型ＭＯＳトラン
ジスタＰ８が共有された場合の構成が示される。このよ
うにｐチャンネル型ＭＯＳトランジスタＰ８が共有され
ることにより、ＭＯＳトランジスタＰ１０の省略が可能
となるので、半導体集積回路のチップ占有面積の縮小を
図る上で有利とされる。
ＯＳトランジスタＰ８を、メインアンププリチャージ回
路１０１，１０２で共有することにより、ｐチャンネル
型ＭＯＳトランジスタＰ１０を省略するようにしても良
い。図５には、そのようにｐチャンネル型ＭＯＳトラン
ジスタＰ８が共有された場合の構成が示される。このよ
うにｐチャンネル型ＭＯＳトランジスタＰ８が共有され
ることにより、ＭＯＳトランジスタＰ１０の省略が可能
となるので、半導体集積回路のチップ占有面積の縮小を
図る上で有利とされる。
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、ＶＲＡＭやシン
クロナスＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）、そして外部からのアドレスに応じてランダ
ムアクセス可能な非同期形のＤＲＡＭやＳＲＡＭ、さら
にはシングルチップマイクロコンピュータなどに搭載さ
れる各種メモリなど、広く半導体記憶装置に適用するこ
とができる。
なされた発明をその背景となった利用分野であるシンク
ロナスＤＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、ＶＲＡＭやシン
クロナスＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）、そして外部からのアドレスに応じてランダ
ムアクセス可能な非同期形のＤＲＡＭやＳＲＡＭ、さら
にはシングルチップマイクロコンピュータなどに搭載さ
れる各種メモリなど、広く半導体記憶装置に適用するこ
とができる。
【００４１】本発明は、少なくともメインアンプＩ／Ｏ
線を含むことを条件に適用することができる。
線を含むことを条件に適用することができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４３】すなわち、メインアンププリチャージ回路
により、コモンＩ／Ｏ線のプリチャージとは別に、メイ
ンアンプＩ／Ｏ線の単独プリチャージが可能とされるの
で、コモンＩ／Ｏ線の電位レベルに依存しないで、メイ
ンアンプＩ／Ｏ線のプリチャージを行うことができる。
そのため、リードサイクルの短縮化により、メモリセル
データの出力サイクルの高速化を図ることができ、ひい
ては、そのようなメモリセルデータの出力サイクルの高
速化により、シンクロナスＤＲＡＭなどの半導体記憶装
置のリード動作の高速化を図ることができる。また、そ
のように高速化が図られた半導体記憶装置を搭載するデ
ータ処理装置においては、中央処理装置によるメモリア
クセス速度が高速化されるから、データ処理の高速化を
図ることができる。
により、コモンＩ／Ｏ線のプリチャージとは別に、メイ
ンアンプＩ／Ｏ線の単独プリチャージが可能とされるの
で、コモンＩ／Ｏ線の電位レベルに依存しないで、メイ
ンアンプＩ／Ｏ線のプリチャージを行うことができる。
そのため、リードサイクルの短縮化により、メモリセル
データの出力サイクルの高速化を図ることができ、ひい
ては、そのようなメモリセルデータの出力サイクルの高
速化により、シンクロナスＤＲＡＭなどの半導体記憶装
置のリード動作の高速化を図ることができる。また、そ
のように高速化が図られた半導体記憶装置を搭載するデ
ータ処理装置においては、中央処理装置によるメモリア
クセス速度が高速化されるから、データ処理の高速化を
図ることができる。
【図１】本発明の一実施例であるシンクロナスＤＲＡＭ
におけるメインアンプ及びその近傍の主要構成例回路図
である。
におけるメインアンプ及びその近傍の主要構成例回路図
である。
【図２】上記シンクロナスＤＲＡＭにおける主要部の動
作波形図である。
作波形図である。
【図３】上記シンクロナスＤＲＡＭの全体的な構成例ブ
ロック図である。
ロック図である。
【図４】上記シンクロナスＤＲＡＭを備えたデータ処理
装置の構成例ブロック図である。
装置の構成例ブロック図である。
【図５】上記シンクロナスＤＲＡＭにおけるメインアン
プ及びその近傍の他の構成例回路図である。
プ及びその近傍の他の構成例回路図である。
１０１ メインアンププリチャージ回路 １０２ メインアンププリチャージ回路 １１１ コモンＩ／Ｏ部 １１３ ドライバ部 １１５ コモン線プリチャージ回路 １１６ コモン線プリチャージ回路 ＣＩＯ，ＣＩＯ＊ コモンＩ／Ｏ線 ＭＩＯ，ＭＩＯ＊ メインアンプＩ／Ｏ線 ３０４ カラムデコーダ ３０５ コントローラ ３０６ カラムデコーダ ３０７ センスアンプ、及びＩ／Ｏバス ３０８ ロウデコーダ ３０９ ロウデコーダ ３１１ ロウアドレスバッファ ２７０ メモリセルアレイ ３１３ メモリセルアレイアレイ ３１４ カラムアドレスカウンタ ３１５ カラムアドレスバッファ ＭＡ メインアンプ ＷＡ ライトアンプ ４０１ ＣＰＵ ４０２ ＤＲＡＭ ４０３ ＤＲＡＭ制御部 ４０４ バックアップ制御部 ４０５ ＲＯＭ ４０６ ＳＲＡＭ ４０７ 周辺装置制御部 ４０８ 外部記憶装置 ４０９ キーボード ４１０ 表示系 ４１０Ａ ＶＲＡＭ ４１１ 電源供給部 ４１２ ＣＲＴディスプレイ装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (6)
- 【請求項１】 メモリセルに結合されたデータ線が選択
的に結合されるコモンＩ／Ｏ線と、このコモンＩ／Ｏ線
をプリチャージするためのコモン線プリチャージ回路
と、上記コモンＩ／Ｏ線に対応して設けられたメインア
ンプＩ／Ｏ線と、上記コモンＩ／Ｏ線を介して上記メイ
ンアンプＩ／Ｏ線に伝達された信号を増幅するための増
幅回路とを含む半導体記憶装置において、上記コモン線
プリチャージ回路とは別に、上記メインアンプＩ／Ｏ線
をプリチャージするためのメインアンププリチャージ回
路を設けたことを特徴とする半導体記憶装置。 - 【請求項２】 複数のダイナミック型メモリセルが配列
されて成るメモリセルアレイと、外部から入力されたア
ドレスを初期アドレスとしてそれに続くカラムアドレス
を生成するためのカラムアドレスカウンタとを有し、生
成されたカラムアドレスに基づいて、上記データ線を選
択的に上記コモンＩ／Ｏ線に結合させるように構成され
た請求項１記載の半導体記憶装置。 - 【請求項３】 一つのメインアンプＩ／Ｏ線毎に、上記
メインアンププリチャージ回路が設けられて成る請求項
１又は２記載の半導体記憶装置。 - 【請求項４】 上記メインアンププリチャージ回路は、
上記メインアンプと上記コモンＩ／Ｏ線との切離しを指
示するための信号によって動作制御される第１トランジ
スタと、上記メインアンプの活性化を指示するための信
号によって動作制御される第２トランジスタとが直列接
続されて成り、上記第１トランジスタ及び上記第２トラ
ンジスタを介して高電位側電源がメインアンプＩ／Ｏ線
に供給されるように構成された請求項１乃至３のいずれ
か１項に記載の半導体記憶装置。 - 【請求項５】 一つの増幅回路に、相補レベルの一対の
メインアンプＩ／Ｏ線が結合され、このメインアンプＩ
／Ｏ線のそれぞれに設けられたメインアンププリチャー
ジ回路において上記第１トランジスタが共有されて成る
請求項４記載の半導体記憶装置。 - 【請求項６】 中央処理装置と、それによってアクセス
されるメモリとを含むデータ処理装置において、上記メ
モリとして、請求項１乃至５のいずれか１項に記載の半
導体記憶装置を適用して成ることを特徴とするデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049788A JPH07235187A (ja) | 1994-02-22 | 1994-02-22 | 半導体記憶装置、及びデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049788A JPH07235187A (ja) | 1994-02-22 | 1994-02-22 | 半導体記憶装置、及びデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235187A true JPH07235187A (ja) | 1995-09-05 |
Family
ID=12840905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049788A Withdrawn JPH07235187A (ja) | 1994-02-22 | 1994-02-22 | 半導体記憶装置、及びデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235187A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084809A (en) * | 1996-07-19 | 2000-07-04 | Hitachi Ltd. | Main amplifier circuit and input-output bus for a dynamic random access memory |
| US7457181B2 (en) | 2005-11-17 | 2008-11-25 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
-
1994
- 1994-02-22 JP JP6049788A patent/JPH07235187A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084809A (en) * | 1996-07-19 | 2000-07-04 | Hitachi Ltd. | Main amplifier circuit and input-output bus for a dynamic random access memory |
| US7457181B2 (en) | 2005-11-17 | 2008-11-25 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |