JPH0845278A - 共用データバス用制御回路 - Google Patents

共用データバス用制御回路

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JPH0845278A
JPH0845278A JP7133243A JP13324395A JPH0845278A JP H0845278 A JPH0845278 A JP H0845278A JP 7133243 A JP7133243 A JP 7133243A JP 13324395 A JP13324395 A JP 13324395A JP H0845278 A JPH0845278 A JP H0845278A
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JP
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array
address
bus
signal
memory
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JP7133243A
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Inventor
David C Mcclure
チャールズ マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract

(57)【要約】 【目的】 単一のバスを駆動する複数個のメモリアレイ
により発生される誤った信号を解消するアクセス制御回
路を提供する。 【構成】 本発明に基づくメモリシステムは夫々のアド
レスデコード回路を介してグローバルデータバスへ結合
されている２つのメモリを有している。アドレスの安定
化及び適切なるデコードの前に強いメモリアレイはバス
上に誤った値を発生させることがないように、アドレス
制御回路は、新たなアドレスを受取ると、弱いメモリア
レイに対して作用することはない。従って、弱いメモリ
アレイは、バス上に適切な出力値を発生させる前に前の
誤った信号に打ち勝たねばならないという状態に直面す
ることはない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路技術に
関するものであって、更に詳細には、ＲＡＭアレイとレ
ジスタアレイとの間でバスを共用する制御回路に関する
ものである。
【０００２】
【従来の技術】集積回路の設計においては、第１組の動
作拘束条件を有する第一メモリアレイ（例えば、レジス
タ）と共に第２組の動作拘束条件を有する第二メモリア
レイ（例えば、スタティックＲＡＭ又はダイナミックＲ
ＡＭ）を設け、両方のメモリアレイが単一のデータバス
を共用するものであることが有用である場合がある。こ
の回路の簡単化したブロック図を図１に示してある。レ
ジスタアレイ１０は列デコーダ１４ａと、行デコーダ１
４ｂと、制御回路１４ｃとを有するレジスタアドレスデ
コーダ１４を介してグローバルデータバス１２へ結合さ
れている。同様に、ＲＡＭアレイ１６は、列デコーダ１
８ａと、行デコーダ１８ｂと、制御回路１８ｃとを有す
るＲＡＭアドレスデコーダ１８を介してグローバルバス
１２へ結合されている。中央読取／書込センスアンプ回
路２０がグローバルバス１２へ結合されている。該セン
スアンプは、グローバルバス１２上のデータの読取りに
応答してデータ出力を供給する。
【０００３】レジスタアドレスデコード回路１４からの
信号に応答してデータがレジスタアレイ１０上で発生さ
れる。同様に、ＲＡＭアドレスデコード回路１８からの
信号に応答してデータがＲＡＭアレイ１６のビットライ
ン上に発生される。該アドレス信号はレジスタアドレス
デコード回路１４及びＲＡＭアドレスデコード回路１８
の両方へ入力される。レジスタアレイ１０及びＲＡＭア
レイ１６の両方へのアドレス信号を同一にデコードする
ことは困難であるので、他方のアレイによって打ち勝た
れねばならない一方のアレイによりデータバス上に誤っ
た信号が発生される場合があり、それによりアクセスの
長期化が発生し、その場合にデータバスが有効となるま
でのより長い時間期間のためにアクセス時間が増加され
る。この問題は、一方のアレイ（この場合は、レジスタ
アレイ１０）において使用されているデバイスが他方の
アレイ（この場合は、ＲＡＭアレイ１６）において使用
されているデバイスよりも一層強い信号を発生する場
合、又は一方のアレイ（この場合には、レジスタアレイ
１０）のビットライン容量が他方のアレイ（この場合に
は、ＲＡＭアレイ１６）におけるビットライン容量より
も著しく小さい場合には、更に深刻なものとなる。この
場合には、アクセスの長期化が増大される。
【０００４】前述した問題は図２のタイミング線図を参
照してより良く理解することが可能である。点３０で示
した時間において、アドレスライン上の信号がレジスタ
アレイ１０のメモリ空間に対応するアドレスからＲＡＭ
アレイ１６のアドレス空間に対応するアドレスへ変化し
ている。該アドレスが変化した後に、ＥＴＤ（エッジ遷
移検知）信号が点３２において開始する所定期間の論理
低パルスを発生する。このＥＴＤ信号の論理低パルスの
１つの効果は点３４におけるグローバルバス（ＤＡＴ
Ａ）のプレチャージである。然しながら、レジスタアレ
イ１０の行及び列選択ラインは、点３６までアドレスに
おける変化に応答して脱選択状態とされることはない。
従って、データライン上のプレチャージ信号はレジスタ
アレイ（それは未だに脱選択状態とされていない）の列
ライン上の信号によって影響され、その結果点３８にお
いて誤った信号を形成させる結果となる。点４０におい
てＲＡＭ用の行及び列選択信号が選択される時間まで、
データライン上に著しく誤った信号が発生されており、
それはＲＡＭアレイ１６のより弱いデバイス（及び一層
高い列容量）によって打ち負かされねばならない。点４
２に至るまでデータライン上に真実の信号が発生される
ことはない。
【０００５】レジスタアレイ１０及びＲＡＭアレイ１６
への独立したアドレス経路のために、処理変動、温度、
電圧及び夫々のデコード回路の特性がレジスタアドレス
デコード回路２２の選択から脱選択への時間及びＲＡＭ
アドレスデコード回路２４の脱選択から選択への時間の
間に時間上の不均衡を発生させる場合がある。従って、
レジスタアレイはプレチャージの後１乃至２ナノ秒でバ
ス１２を駆動する場合があり、そのことはＲＡＭアレイ
が誤った信号に打ち勝つ場合にデータライン上で５乃至
６ナノ秒の長期化を発生させる。その結果、アクセス時
間は著しく増加されることとなる。
【０００６】
【発明が解決しようとする課題】本発明は、上述した従
来技術の欠点を解消し、改良したメモリシステムを提供
することを目的とする。本発明の別の目的とするところ
は、単一のバスを駆動する複数個のメモリアレイによっ
て発生される誤った信号を解消するアクセス制御回路及
び方法を提供することである。
【０００７】
【課題を解決するための手段】本発明のメモリシステム
は、共通のデータバスへ結合されている第一メモリアレ
イ及び第二メモリアレイを有している。該バスへのアク
セスは、第一所定アドレス空間内のアドレスに応答して
前記データバスを前記第一メモリアレイへ選択的に結合
させる第一デコード回路と、第二所定メモリ空間内のア
ドレスに応答して前記データバスを前記第二メモリアレ
イへ選択的に結合させる第二デコード回路と、前記第一
及び第二デコード回路に結合されており新たなアドレス
が安定し且つ前記第一及び第二デコード回路によりデコ
ードされるまで前記第二メモリアレイからのデータが前
記データバスに影響を与えることを防止するためにアド
レスにおける各変化に応答して前記第一メモリアレイを
前記バスへ結合させると共に前記第二メモリアレイを前
記バスから離脱させる制御回路とを有するアドレス回路
によって制御される。
【０００８】本発明は顕著な効果を与えている。第一ア
レイは第二アレイによってバス上へ与えられた電圧レベ
ルに打ち勝つことが必要ではないので、第一メモリアレ
イからの読取りのためのアクセス時間は著しく減少され
ており、特に、例えばレジスタアレイの場合におけるよ
うに第二メモリアレイが比較的強いデバイスからなるア
レイを有する場合にそのことが言える。
【０００９】
【実施例】本発明の好適実施例及びその利点は、図３乃
至８を参照して最も良く理解することが可能であり、添
付の図面においては同一の構成要素には同一の参照番号
を使用している。
【００１０】図３は本発明の好適実施例の一般的なブロ
ック図を示している。図３に示した好適実施例は、集積
回路がＳＲＡＭと実時間クロックの両方を有する場合の
適用例において使用した場合である。尚、ＳＲＡＭは８
Ｋバイトの記憶容量を有しており、ＳＲＡＭのアドレス
空間の上部９バイトは実時間クロックによって使用する
ためのデュアルポート型レジスタアレイであると仮定す
るが、特定の適用例及びレジスタアレイ及びＳＲＡＭア
レイの特定の寸法は本発明の動作にとって特に重要なも
のではない。
【００１１】図３に示した如く、クロックレジスタアレ
イ（以後、単に「レジスタアレイ」と呼称する）５０
が、行デコーダ５４と、列デコーダ５６と、アレイ制御
回路５８とを有するアドレスデコード回路５２へ結合さ
れている。同様に、ＳＲＡＭアレイ６０が、行デコーダ
６４と、列デコーダ６６と、アレイデコード回路６８と
を有するアドレスデコード回路６２へ結合されている。
列デコーダ５６及び６６は、Ｔ（真）ライン７２及びＣ
（補元）ライン７４を有するグローバルバス７０へ結合
されている。中央読取／書込センスアンプ７６がグロー
バルバス７０へ結合されている。アドレス制御回路８０
がアドレスデコード回路５２及び６２へ結合されてい
る。
【００１２】動作について説明すると、アドレス制御回
路８０が、アドレスにおける変化に応答して１個又はそ
れ以上の制御信号を発生し、該信号は新たなアドレスが
安定し且つ適切にデコードされるまでクロックレジスタ
アレイ５０がグローバルバス７０へアクセスすることを
阻止する。レジスタアレイ５０はグローバルバス７０へ
アクセスすることが阻止されるが、ＳＲＡＭアレイ６０
はグローバルバス７０へアクセスすることがイネーブル
即ち動作可能な状態とされ且つ新たなアドレスに応答し
てデータ信号を発生することが可能である。
【００１３】図４は新たなアドレスに応答して制御信号
を発生する制御回路８０の概略図を示している。ＮＡＮ
Ｄゲート８２がアドレスラインＡ４，Ａ５，Ａ６へ結合
されている。ＮＡＮＤゲート８４がアドレスラインＡ
７，Ａ８，Ａ９へ結合されている。ＮＯＲゲート８６が
ＮＡＮＤゲート８２及び８４の出力へ結合されている。
ＮＯＲゲート８６の出力がアドレスラインＡ１０，Ａ１
１，Ａ１２と関連してＮＡＮＤゲート８８の入力へ結合
している。ＮＡＮＤゲート８８の出力が、ＮＡＮＤゲー
ト９２の出力と共に、ＮＯＲゲート９０の入力へ結合し
ている。ＮＡＮＤゲート９２は一方の入力がＢＣＬＫ信
号を受取るべく接続されており且つ他方の入力はインバ
ータ９４及び９６を伝搬した後にＢＣＬＫ信号を受取る
べく結合されている。ＮＯＲゲート９０の出力は、Ａ３
アドレスラインと共に、ＮＡＮＤゲート９８へ結合され
ている。ＮＯＲゲート９０の出力は、アドレスラインＡ
０，Ａ１，Ａ２と共にＮＡＮＤゲート１００の入力へ結
合されている。ＮＡＮＤゲート９８及び１００の出力は
ＮＡＮＤゲート１０２の入力へ結合している。ＮＡＮＤ
ゲート１０２の出力はインバータ１０４の入力へ結合し
ている。インバータ１０４の出力はインバータ１０６の
入力へ結合している。インバータ１０６の出力はＣＬＫ
ＤＡＴＡ信号を与える。
【００１４】ＢＣＬＫ信号は、所定時間量の間新たなア
ドレスに応答して低状態へ遷移し（図８参照）、アドレ
ス（ＡＤＤＲ）が安定化することを許容し且つアドレス
デコーダ５２及び６２を介して伝搬することを許容す
る。このＢＣＬＫ信号は、アドレス制御回路８０内部又
は外部で発生させることが可能である。インバータ９４
及び９６は、ＮＡＮＤゲート９２の出力がＮＡＮＤゲー
ト８８の出力における変化より前に低論理レベルへ遷移
しないことを確保している。ＮＡＮＤゲート８８は、ア
ドレスラインＡ４−Ａ１２が全て高論理レベルにある場
合に低レベルを出力する。そうでない場合には、ＮＡＮ
Ｄゲート８８の出力は高状態である。ＮＯＲゲート９０
は、アドレスラインＡ４−Ａ１２が全て高論理レベルに
あり且つＢＣＬＫが高論理レベルにある場合に高論理レ
ベルを出力する。
【００１５】従って、ＢＣＬＫ信号が新たなアドレスに
応答して低論理レベルへ遷移すると、ＮＡＮＤゲート９
２の出力は高論理レベルに設定され、その際にＮＯＲゲ
ート９０の出力において低論理レベルを発生する。ＮＯ
Ｒゲート９０の出力上の低論理レベルはＮＡＮＤゲート
９８及び１００の出力上に高論理レベルを発生し、その
結果、ＮＡＮＤゲート１０２の出力及びＣＬＫＤＡＴＡ
信号は低論理レベルへ設定される。図５及び６に関連し
て詳細に説明する如く、ＣＬＫＤＡＴＡが低論理レベル
にある場合には、レジスタアレイ５０のビットラインは
グローバルデータバス７０から離脱され且つクロックレ
ジスタアレイのワードラインがディスエーブル即ち動作
不能状態とされる。同様に、ＣＬＫＤＡＴＡが低論理レ
ベルにある場合には、ＳＲＡＭアレイ６０がその列デコ
ーダ６６を介してグローバルバス７０へ結合される。
【００１６】アドレスビット（Ａ０−Ａ１２）がデコー
ドされ且つ安定化するとＢＣＬＫが高状態へ遷移する。
ＢＣＬＫが高論理レベルへ復帰すると、ＣＬＫＤＡＴＡ
信号は低論理レベルに留まるか又はアドレスラインＡ０
−Ａ１２に応答して高論理レベルへ遷移する。図示例に
おいては、８Ｋアドレス空間の上部９バイトがレジスタ
アレイ５０へマップされると、図４に示した回路が、Ａ
３−Ａ１２が高状態であるか（従ってＮＡＮＤゲート９
８の出力上に低論理レベルを発生させる）又はアドレス
ラインＡ４−Ａ１２及びＡ０−Ａ２が論理高レベルにあ
る（その際に、ＮＡＮＤゲート１００の出力上に低論理
レベルを発生させる）場合には、高状態へ遷移すること
を提供する。そうでない場合には、ＣＬＫＤＡＴＡ信号
は低論理レベルに留まる。
【００１７】図５はＣＬＫＤＡＴＡ信号及びＡ８及びＡ
９アドレスラインに応答してＳＲＡＭアレイから１組の
ビットラインを選択する好適には列デコーダ６６の一部
である回路の概略図を示している。この回路は、アドレ
スラインＡ９及びＣＬＫＤＡＴＡ信号に結合されるＮＯ
Ｒゲート１１０を有すると共に、アドレスラインＡ８及
びＣＬＫＤＡＴＡ信号に結合されるＮＯＲゲート１１２
を有している。ＮＯＲゲート１１４はＮＯＲゲート１１
０の出力及びＣＬＫＤＡＴＡ信号に結合される。ＮＯＲ
ゲート１１６はＮＯＲゲート１１２の出力及びＣＬＫＤ
ＡＴＡ信号に結合される。ＮＡＮＤゲート１１８はＮＯ
Ｒゲート１１０の出力及びＮＯＲゲート１１２の出力へ
結合される。ＮＡＮＤゲート１２０はＮＯＲゲート１１
０の出力及びＮＯＲゲート１１６の出力へ結合される。
ＮＡＮＤゲート１２２はＮＯＲゲート１１４の出力及び
ＮＯＲゲート１１２の出力へ結合される。ＮＡＮＤゲー
ト１２４はＮＯＲゲート１１４の出力及びＮＯＲゲート
１１６の出力へ結合されている。ＮＡＮＤゲート１１８
−１２４の出力はインバータ１２６−１３２の入力へ夫
々結合されている。インバータ１３２の出力はＢＳＥＬ
０信号であり、インバータ１３０の出力はＢＳＥＬ１信
号であり、インバータ１２８の出力はＢＳＥＬ２信号で
あり、インバータ１２６の出力はＢＳＥＬ３信号であ
る。
【００１８】動作について説明すると、ＣＬＫＤＡＴＡ
信号が低状態であると、それはＳＲＡＭアレイ６０がグ
ローバルバス７０へ結合するために選択されていること
を表わし、従ってＡ８及びＡ９アドレスラインに応答し
て１組のビットラインが選択される。ＣＬＫＤＡＴＡ信
号が高状態であると、ＮＡＮＤゲート１１８−１２４の
全ての出力は高状態であり、その結果夫々のインバータ
１２６−１３２から低論理レベル出力が得られる。ＢＳ
ＥＬｘ信号上に低論理レベルが存在すると、そのバンク
のビットラインがグローバルバス７０へ接続されること
からディスエーブルされる。
【００１９】図６はアドレスデコード回路５２の列デコ
ーダ５６と関連して好適に使用される回路の概略図を示
している。複数個のパスゲート１３４0 −１３４7 が夫
々の対の真及び補元ビットラインＢＬ０／ＢＬ０＿−Ｂ
Ｌ７／ＢＬ７＿へ結合されている。パスゲート１３４0
−１３４7 の出力は夫々の列Ｃ０／Ｃ０＿−Ｃ７／Ｃ７
＿へ結合されている。パスゲート１３４への第一制御入
力はＣＬＫＤＡＴＡ信号をその入力として有するインバ
ータ１３６の出力へ接続されている。該パスゲートの他
の制御入力はインバータ１３８の出力へ結合されてお
り、それはインバータ１３６の出力へ結合されている。
インバータ１３８の出力はインバータ１４０へ結合され
ており、インバータ１４０はＷＬＣＯＮＴ信号を出力す
る。尚、本明細書において英文字記号の最後にアンダー
ラインを付したものは、この英文字記号にオーバーライ
ンを付したものと同じ意味である。
【００２０】動作について説明すると、ＣＬＫＤＡＴＡ
信号が低論理レベルにある場合には、インバータ１３６
の出力は高状態であり且つインバータ１３８の出力は低
状態であり、その際にビットラインとそれらの夫々の列
との間に高インピーダンスを発生する。該パスゲートの
この側面は図７に関連してより良く説明することが可能
である。
【００２１】図７においてパスゲート１３４x は第一対
の相補的トランジスタでありソース／ドレインを接続し
たＰチャンネルトランジスタ１４２及びＮチャンネルト
ランジスタ１４４を有している。ＢＬx は一対の接続さ
れたソース／ドレインへ結合されており且つＣx は別の
対の接続されたソース／ドレインへ結合されている。イ
ンバータ１３６の出力はＰチャンネルトランジスタ１４
２のゲートへ結合されており、且つインバータ１３８の
出力はＮチャンネルトランジスタ１４４のゲートへ結合
されている。同様に、第二対のトランジスタであるＰチ
ャンネルトランジスタ１４６及びＮチャンネルトランジ
スタ１４８はソース／ドレインを結合させており、ＢＬ
x ＿が一対の接続されたソース／ドレインへ接続してお
り且つＣx ＿が別の対の接続されたソース／ドレインへ
結合されている。Ｐチャンネルトランジスタ１４６のゲ
ートはインバータ１３６の出力へ接続されており且つＮ
チャンネルトランジスタ１４８のゲートはインバータ１
３８の出力へ結合している。従って、ＣＬＫＤＡＴＡが
低状態であると、インバータ１３６の出力は高状態であ
り、その際にＰチャンネルトランジスタ１４２及び１４
６のソース及びドレインの間に高インピーダンスを与
え、且つインバータ１３８の出力は低状態であり、その
際にＮチャンネルトランジスタ１４４及び１４８のソー
スとドレインとの間に高インピーダンスを発生させる。
従って、ＣＬＫＤＡＴＡ信号が低状態であった場合に
は、レジスタアレイ５０の全てのビットラインは列デコ
ーダ５６の列ラインから離脱される。
【００２２】図６に戻って説明すると、ＷＬＣＯＮＴ信
号が行デコーダ５４へ供給される。ＷＬＣＯＮＴ信号が
高論理レベルであることに応答して、レジスタアレイ５
０のワードラインはディスエーブル即ち動作不能状態と
され、新たなアドレスに応答してビットライン上にデー
タが発生されることはない（ＣＬＫＤＡＴＡ信号が高状
態へ遷移するまで）。
【００２３】図８は図３乃至７の回路の動作を示したタ
イミング線図を示している。点１５０において、アドレ
スライン上の値が変化し、その結果ＥＴＤ信号及びＢＣ
ＬＫ信号上に低論理パルスを与える。ＢＣＬＫが低状態
へ移行すると、ＣＬＫＤＡＴＡ信号も低状態へ移行し、
ＢＳＥＬx 信号のうちの１つ（Ａ８及びＡ９アドレスラ
インによって決定される）を高状態へ移行させ且つＷＬ
ＣＯＮＴ信号も高状態へ移行させる。この時点におい
て、該アドレスはＳＲＡＭのアドレスデコード回路６２
によりデコードされる。実質的に同時的に、点１５２に
おいてデータバス上でプレチャージが発生する。図２の
タイミング線図と異なり、レジスタアレイ５０はグロー
バルバス７０上の値に影響を与えることは不可能であ
り、従って、ＳＲＡＭアレイ６０からのデータがグロー
バルバスへ出力されるまで該バスはプレチャージされた
ままである。従って、ＳＲＡＭアレイ６０はレジスタア
レイ５０によって発生されたデータバス上の不均衡に打
ち勝つ必要性はなく、従って該データはより速い時期に
おいて有効である。ＢＣＬＫ信号が高状態へ遷移する
と、ＣＬＫＤＡＴＡ信号は低論理レベルに留まるか（新
たなアドレスがＲＡＭアレイのアドレス空間内にある場
合）又は図８の点線で示した如く高状態へ遷移（新たな
アドレスがレジスタアレイのアドレス空間内にある場
合）することが可能である。ＢＳＥＬｘ及びＷＬＣＯＮ
Ｔ信号も遷移する。
【００２４】注意すべきことであるが、アドレス制御回
路８０はバス７０へのレジスタアレイ５０のアクセスを
多少遅延させるが、レジスタアレイ５０はレジスタにお
いて使用されている大型のトランジスタ及びより低いビ
ットライン容量のために一層速く信号を発生させる。従
って、アドレス制御回路８０を使用することからレジス
タアレイに関してアクセス時間が著しく劣化するという
ことはない。
【００２５】本発明は従来技術と比較して著しい利点を
与えており、即ち、データバス上のデータが有効である
点までのアドレス遷移の間の時間が減少されており、特
に、レジスタアドレス空間からＳＲＡＭアドレス空間へ
の遷移に関して特にそうである。注意すべきことである
が、本発明を２つのアレイに関連して説明したが、その
うちの１つは他方よりも一層速く信号を発生する。従っ
て、ＳＲＡＭアレイ６０がＤＲＡＭアレイであった場合
にはこの同一の問題が存在する。これら２つのメモリア
レイが同一のタイプ（例えば、両方共ＳＲＡＭアレイ）
であり、一方のアレイがより大きなトランジスタ寸法又
はより小さなビットライン容量を有するものである場合
にもこの問題は存在し、従って、バスのラインをより迅
速に充電する能力を有している。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、別の実施例としては各アレイが中間の専用
バスへアクセスすることが可能であり、それらの中間の
バスが共用のデータバスに対してマルチプレクス即ち多
重化されたものを提供することが可能である。ＣＬＫＤ
ＡＴＡ信号はアドレス遷移時に中間バスのうちのデフォ
ルトのものを多重化させるために使用され、次いでアド
レスラインがデコードされ且つ安定化すると新たなアド
レスに関連するバスへスイッチされる。
【図面の簡単な説明】
【図１】 共通のバスへ結合された２つのメモリアレイ
を有するメモリシステムを示した概略ブロック図。
【図２】 図１のＲＡＭアレイからのメモリの読取りを
示したタイミング線図。
【図３】 本発明の好適実施例を示した概略ブロック
図。
【図４】 アドレスにおける変化に応答してアクセス制
御信号を発生する回路を示した概略図。
【図５】 図４の回路に応答してＲＡＭアレイをイネー
ブルさせる回路を示した概略図。
【図６】 図４の回路に応答してレジスタアレイをディ
スエーブルさせる回路を示した概略図。
【図７】 図６において使用されるパスゲートを示した
概略図。
【図８】 好適実施例の動作を示したタイミング線図。
【符号の説明】
５０ クロックレジスタアレイ ５２ アドレスデコード回路 ５４ 行デコーダ ５６ 列デコーダ ５８ アレイ制御回路 ６０ ＳＲＡＭアレイ ６２ アドレスデコード回路 ６４ 行デコーダ ６６ 列デコーダ ６８ アレイデコード回路 ７０ グローバルバス ７２ Ｔ（真）ライン ７４ Ｃ（補元）ライン ７６ 中央読取／書込センスアンプ ８０ アドレス制御回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリシステムにおいて、 データバスが設けられており、 第一メモリアレイが設けられており、 第二メモリアレイが設けられており、 アドレス回路であって、第一所定アドレス空間内のアド
    レスに応答して前記データバスを前記第一メモリアレイ
    へ選択的に結合させる第一デコード回路と、第二所定ア
    ドレス空間内のアドレスに応答して前記データバスを前
    記第二メモリアレイへ選択的に結合させるための第二デ
    コード回路と、前記第一及び第二デコード回路へ結合さ
    れておりアドレスが安定であり且つ前記第一及び第二デ
    コード回路によってデコードされるまで前記第二アレイ
    からのデータが前記データバスに影響を与えることを防
    止するためにアドレスの各変化に応答して前記第一メモ
    リアレイを前記バスへ結合させ且つ前記第二メモリアレ
    イを前記バスから離脱させる制御回路と、を有するアド
    レス回路が設けられている、ことを特徴とするメモリシ
    ステム。
  2. 【請求項２】 請求項１において、前記第一メモリアレ
    イがスタティックランダムアクセスメモリを有すること
    を特徴とするメモリシステム。
  3. 【請求項３】 請求項１において、前記第一メモリアレ
    イがダイナミックランダムアクセスメモリを有すること
    を特徴とするメモリシステム。
  4. 【請求項４】 請求項１において、前記第二メモリアレ
    イがレジスタアレイを有することを特徴とするメモリシ
    ステム。
  5. 【請求項５】 請求項１において、前記制御回路が前記
    アドレス変化に応答して第一信号を発生する回路を有す
    ることを特徴とするメモリシステム。
  6. 【請求項６】 請求項５において、前記アドレス回路
    が、更に、前記第一信号に応答して前記バスと前記第二
    アレイに関連するビットラインとの間に高インピーダン
    スを発生する回路を有することを特徴とするメモリシス
    テム。
  7. 【請求項７】 請求項６において、前記第一信号に応答
    して前記第二アレイと関連するワードラインをディスエ
    ーブルする回路が設けられていることを特徴とするメモ
    リシステム。
  8. 【請求項８】 第一及び第二メモリアレイ間で共用され
    ている共通バスへのアクセスを可能とさせる制御回路に
    おいて、 前記メモリアレイのうちの１つをアドレスするためにア
    ドレスの各変化に応答して第一信号を発生する回路が設
    けられており、 前記第一メモリアレイによる前記バスのアクセスを可能
    とさせ且つ前記第二メモリアレイによる前記バスへのア
    クセスを不可能とさせるために前記第一信号の第一状態
    に応答し且つ前記アドレスと関連するアレイによるバス
    のアクセスを可能とするために前記第一信号の第二状態
    に応答して第二信号を発生する回路が設けられている、
    ことを特徴とする制御回路。
  9. 【請求項９】 請求項８において、前記第二信号に応答
    して前記バスと前記第一アレイと関連するビットライン
    との間に高インピーダンスを発生する回路が設けられて
    いることを特徴とする制御回路。
  10. 【請求項１０】 請求項９において、前記第二信号に応
    答して前記第二アレイと関連するワードラインをディス
    エーブルさせる回路が設けられていることを特徴とする
    メモリシステム。
  11. 【請求項１１】 共通のバスへ結合されている第一及び
    第二メモリアレイを有するメモリシステムの制御方法に
    おいて、 アドレスの各変化に応答して、前記第一メモリアレイに
    よる前記バスへのアクセスを可能とすると共に前記第二
    メモリアレイによる前記バスへのアクセスを不可能とさ
    せ、 既知の時間期間の後に、前記アドレスと関連するアレイ
    による前記バスのアクセスを可能とさせる、上記各ステ
    ップを有することを特徴とする方法。
  12. 【請求項１２】 請求項１１において、前記第一アレイ
    による前記バスのアクセスを可能とさせるステップが、 前記メモリアレイのうちの１つへアドレスするためにア
    ドレスの各変化に応答して第一信号を発生し、 前記第一信号及び前記アドレスに応答して第二信号を発
    生し、 前記第二信号の第一状態に応答して前記第一メモリアレ
    イによる前記バスへのアクセスを可能とさせ、 前記第二信号の第一状態に応答して前記第二メモリアレ
    イによる前記バスへのアクセスを不可能とさせる、上記
    各ステップを有することを特徴とする方法。
  13. 【請求項１３】 請求項１２において、前記不可能とさ
    せるステップが、前記バスと前記第二メモリアレイと関
    連するビットラインとの間に高インピーダンスを発生す
    るステップを有することを特徴とする方法。
  14. 【請求項１４】 請求項１２において、前記アドレスと
    関連するアレイによる前記バスのアクセスを可能とさせ
    るステップが、前記第二信号の第二状態に応答して前記
    アドレスと関連しているアレイのアクセスを可能とさせ
    るステップを有することを特徴とする方法。
JP7133243A 1994-05-31 1995-05-31 共用データバス用制御回路 Pending JPH0845278A (ja)

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