JP4783548B2

JP4783548B2 - Ｓｏｉ基板上のメモリ

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Description

本発明は、シリコン・オン・インシュレータ（ＳＯＩ）型基板上に形成されたメモリセルの行及び列の配列を含むメモリに関する。

図５は、６個のトランジスタを有する、６Ｔセルと呼ばれる一般的なスタティックランダムアクセスメモリ（ＳＲＡＭ）のセルを概略的に示す図である。このメモリセルは、逆平行に接続されたインバータ１、２を含む。インバータ１、２の各入力は、スイッチ３を介してビット線ＢＬ、バーＢＬにそれぞれ接続されている。スイッチ３は、ワード線ＷＬによって伝達される行選択信号によって制御される。各インバータ１、２は、高電圧ＶＤＤと一般に接地である低電圧ＧＮＤとにより電力供給される。

メモリセルに情報を書き込むために、電圧ＶＤＤがビット線ＢＬ、バーＢＬの一方に印加され、電圧ＧＮＤはそれらのビット線の他方に印加される。次いで、スイッチ３がオンとなり、インバータ１、２の入力及び出力の状態が設定される。次いで、スイッチ３はオフとなり、インバータ１、２内の信号の状態が保持される。

メモリセルから情報を読み出すために、各ビット線ＢＬ、バーＢＬは、電圧ＶＤＤとＧＮＤとの間の電圧範囲にプリチャージされる。次いで、スイッチ３がオンとなり、ビット線上の電圧がインバータ１、２を交叉する信号の状態に基づいて変化するようになっている。ビット線に接続されたセンスアンプ（図示せず）によって、メモリセル内に保存されている情報に関連付けられたバイナリ情報が付与される。

インバータ１は、直列接続されたＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ１とを含む。トランジスタＰ１のソースは電圧ＶＤＤに接続され、トランジスタＮ１のソースは電圧ＧＮＤに接続されている。トランジスタＰ１、Ｎ１のドレインは、点Ｏ２で相互接続されている。トランジスタＰ１、Ｎ１のゲートは、点Ｏ１で相互接続されている。同様に、インバータ２は、トランジスタＰ１、Ｎ１のように接続されたトランジスタＰ２、Ｎ２を含み、トランジスタＰ２、Ｎ２のゲートは、端子Ｏ２に接続され、トランジスタＰ２、Ｎ２の共通ドレインは端子Ｏ１に相互接続されている。スイッチ３は、一般にＮ個のチャネルを備えたＭＯＳトランジスタＡ１、Ａ２から形成される。

図６は、従来のＳＲＡＭの一行を示す。６個の６ＴメモリセルＭＣ０〜ＭＣ５が示されている。従来、単一のワード線ＷＬ０がメモリセル行に対応し、２つのビット線（ＢＬｊ、バーＢＬｊ、ｊは０〜５に変化）がメモリセルの列に対応する。このようなメモリにおいて、メモリセルにデータを書き込む際、またはメモリセルからデータを読み出す際、ワード線ＷＬ０によって、検索されたメモリセルが属する行の全てのメモリセルを選択する必要がある。これは、結果的に電力消費の増加をもたらす。

電力消費を低減するためには、メモリへのアクセス時に作動するメモリセル数を低減することが望ましい。１つの可能性として、メモリセルの行毎に、いくつかのワード線を使用することが挙げられ、各ワード線は、行のメモリセルの一部を作動することが知られている。このように、いわゆる「マルチライン」構造のタイプは、メモリセルを通る異なるワード線に対応する金属トラックを有することが必要である。書込み及び／または読出し動作時に選択されるメモリセル数を低減することにより、メモリの電力消費は低減される。

図７は、２つのワード線ＷＬ０、ＷＬ１が、各行と関連付けられた「マルチライン」ＳＲＡＭを具体化した例の一行を示す。６個の６ＴメモリセルＭＣ０′〜ＭＣ５′が示されている。各ワード線ＷＬ０、ＷＬ１は、２つのメモリセルのうちの一方に接続されている。書込み／読出し動作のそれぞれにおいて、行のメモリセルの半分のみが、このようにして選択される。

書込み／読出し動作を高頻度で行えるメモリを得ることが望まれる。この目的のために、メモリセルの高さを低減することにより、ビット線の電気容量を低減することが望まれている。更に、メモリセルの概略の表面積を低減することが一般的に望まれている。

しかし、「マルチライン」メモリを形成することが望まれる場合には、メモリセルを小さな表面積で形成することは困難であることが多く、特に、高さを低く形成することは困難である。そのような困難を示すために、図６の６ＴメモリセルＭＣ０のトポロジーの従来例を図８に示し、図７のメモリの６ＴメモリセルＭＣ０′のトポロジーの従来例を図９に示す。

図８は、ＳＯＩ基板上に形成された１つのポリシリコンのレベルと３つのメタライゼーションのレベルとを有する技術によって、図５の電気回路が形成された図６のメモリセルＭＣ０を概略的に示す。他のポリシリコン及びメタライゼーションのレベルも存在して使用される。

細い線で区切られた表面は、半導体基板のアクティブ領域、または、基板に堆積されＭＯＳトランジスタのゲートに対応するポリシリコンストリップに対応している。この図は縮尺通りに図示していないが、領域それぞれの相対的な大きさ及び位置は保たれており、集積回路の実際の大きさを示している。二重線は第１レベルの金属ストリップに対応している。水平の太い黒線は第２レベルの金属ストリップに対応し、垂直の太い黒線は第３レベルの金属ストリップに対応している。メタライゼーションのレベルとポリシリコンのレベルとの間にある絶縁層を通して金属ストリップをアクティブ領域若しくはポリシリコンのストリップに接続するコンタクト、または、メタライゼーションのレベルの間にある絶縁層を通して金属ストリップを他の金属ストリップに接続するバイアを、×印は示している。明確にするため、金属ストリップはアクティブ領域の表面積に比例した表面積で示していない。しかし、各線の位置は集積回路内の対応する金属ストリップの実際の位置に一致している。

アクティブ領域１１は、ＭＯＳトランジスタＡ１、ＭＯＳトランジスタＮ１及びこれらのトランジスタ間の接続に対応している。アクティブ領域１２は、ＭＯＳトランジスタＡ２、ＭＯＳトランジスタＮ２及びこれらのトランジスタ間の接続に対応している。アクティブ領域１３、１４は、それぞれＭＯＳトランジスタＰ１、Ｐ２に対応している。ＭＯＳトランジスタＮ１、Ｐ１のそれぞれのゲートＧＮ１、ＧＰ１は、ポリシリコンストリップ１６の一部に対応している。ＭＯＳトランジスタＰ２、Ｎ２のそれぞれのゲートＧＰ２、ＧＮ２は、ポリシリコンストリップ１８の一部に対応している。ＭＯＳトランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２は、それぞれポリシリコンストリップ１９、２０の一部に対応している。

第１、第２、第３レベルの異なる金属トラックは、アクティブ領域１１、１２、１３、１４を接続するために使用され、ポリシリコンストリップ１６、１８、１９、２０は、図５に示すものと同等な電気的線図を得るために使用される。特に、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２に接続されたワード線ＷＬ０は、この例では第２レベルの水平な金属ストリップに対応し、電源線ＧＮＤ、ＶＤＤ及びビット線ＢＬ０、バーＢＬ０は、第３レベルの垂直な金属ストリップに対応している。

メモリセルの表面積を低減するために、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２とワード線ＷＬ０との間の接続を確実にするコンタクト、バイア及び金属部が、図示されるセルの片側上に、同一の行の垂直エッジのレベルで配置されている。

図９は、トランジスタの配置に関して、図８と同様のトポロジーを保持する図７の「マルチライン」メモリのメモリセルＭＣ０′を具体化した例を示す。同一行の２つの隣り合うメモリセルに関して、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２は、異なるワード線ＷＬ０、ＷＬ１に接続されている。ワード線ＷＬ０、ＷＬ１に対するゲートＧＡ１、ＧＡ２の接続を確実にするコンタクト、バイア及び金属部は、このようにして、２つの隣り合うメモリセル間の境界を区切ることができず、セル内に設置されなければならない。

トランジスタＡ１、Ａ２の２つのゲートＧＡ１、ＧＡ２をワード線ＷＬ０、ＷＬ１の一方または他方に接続することができるようにするためには、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２及びワード線ＷＬ０、ＷＬ１の一方にそれぞれ接続された２つの垂直な金属トラック２３、２４を設ける必要がある。第１メタライゼーションのレベルの大きさが付与されると、金属トラック２３、２４は、第２メタライゼーションのレベルで形成される。ワード線ＷＬ０、ＷＬ１は、このようにして、第３レベルの金属ストリップに対応し、電源線ＧＮＤ、ＶＤＤ及びビット線ＢＬ０、バーＢＬ０は、第２レベルの金属ストリップに対応している。

メモリセルの内部でのトランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２の接触を確実にするコンタクト、バイア及び金属部の転置は、第１メタライゼーションのレベルの大きさによるメモリセルの高さを増加することを必要とする。更に、ビット線ＢＬ０、バーＢＬ０及び電源線ＧＮＤ、ＶＤＤと同様に、メタライゼーションのレベルでの金属トラック２３、２４の存在は、メモリセルの幅を増加することを必要とする。

長さが０．１３μｍ、幅ΔＸが２．８０μｍ、高さΔＹが１．１０μｍ及び表面積が３．０８μｍ²であるような最も小さなパターンを有する製造技術により、図８のメモリセルが得られる。比較として、図９のメモリセルは、幅ΔＸが２．５６μｍ、高さΔＹが１．５４μｍ及び表面積が３．９４２４μｍ²である。高さの４０％の増加及び表面積の２２％の増加は、このようにして得られる。図９の「マルチライン」メモリのビット線ＢＬ０、バーＢＬ０の電気容量は、このようにして、図８のメモリに対して増加される。書込み／読出し頻度による動作は、このようにして低減される。

本発明は斯かる事情に鑑みてなされたものであり、従来のメモリセルに比較して表面積がより小さい、ＳＯＩ基板上に形成されたメモリセルのトポロジーを提供することを目的とする。

また、本発明の他の目的は、行毎に単一のワード線を有するメモリセルと比較して、表面積及び特に各セルの高さがほとんど増加しない「マルチライン」メモリが得られる、ＳＯＩ基板上に形成されたメモリセルのトポロジーを提供することにある。

これらの目的を達成するために、本発明は、シリコン・オン・インシュレータ型（ＳＯＩ型）基板に形成された２つのインバータ及び２つのスイッチを備えた６Ｔメモリセルの行及び列のネットワークを含むスタティックＲＡＭであって、前記各メモリセルの前記２つのインバータの入力が、ワード線により供給される信号によって制御される前記２つのスイッチを介して２つのビット線に接続されており、前記各メモリセルは、第１導電性材料と同一レベルに対応し、３つのレベル上に分散している少なくとも１つの第２導電性材料の導電性トラックにより形成された相互接続を持つゲートを有する６つのトランジスタを含んでおり、前記各インバータは、第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含んでおり、前記各スイッチは、第１導電型の第３トランジスタを含んでおり、前記各メモリセルは、第１導電型の２つの第１領域を含み、該各第１領域は、前記第１及び第３トランジスタのドレインまたはソースを含んで、且つ前記第２トランジスタのドレインまたはソースを含む第２導電型の第２領域と接触しており、前記第１及び第２領域は、前記第１及び第２領域を覆う第３導電性材料により短絡されており、前記ワード線及びビット線は第１レベルよりも高いレベルの導電性ストリップに対応し、第１レベルの導電性トラックは、前記インバータ間の相互接続及び前記スイッチトランジスタと前記ワード線との間の相互接続に関与し、前記ビット線に平行とされていることを特徴とする。

本発明の他の形態によれば、第２または第３レベルの金属ストリップに対応する単一のワード線は行と関連付けられ、該行における前記各メモリセルは前記ワード線に接続されており、前記ビット線は、前記ワード線に対して垂直であり、且つ前記ワード線のレベルとは異なるレベルの金属ストリップに対応していることを特徴とする。

本発明の更に他の形態によれば、第２または第３レベルの金属ストリップに対応する少なくとも２つのワード線は行と関連付けられ、該行における前記各メモリセルは前記ワード線の１つに接続されており、前記ビット線は、前記ワード線に対して垂直であり、且つ前記ワード線のレベルとは異なるレベルの金属ストリップに対応していることを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは、前記ワード線に垂直であって、前記ワード線の１つ及び前記第３トランジスタの１つに接続されている少なくとも１つの第１レベルの導電トラックを含むことを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは、同一行の隣り合う他の２つのメモリセル間に配置されていて、第１電圧の２つの電源線に接続されており、前記各電源線は、前記メモリセルと前記隣り合う２つのメモリセルの一方との間で境界を区切られて、前記ビット線と同じレベルの導電性ストリップに対応し、前記ビット線に平行に、且つ前記２つの隣り合うメモリセル間の共通エッジに配置されていることを特徴とする。

本発明の更に他の形態によれば、前記第１及び第３トランジスタのソースとドレインとは、前記ビット線に平行に配置されていることを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは２つのアクティブ領域を含んでおり、前記各アクティブ領域は、前記第１領域及び第２領域の一方を有しており、前記アクティブ領域は前記メモリセルの中心に関して実質的に対称であることを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは、同一行の隣り合う他の２つのメモリセル間に配置されており、前記第１及び第３トランジスタのソースとドレインとは、前記メモリセルと前記隣り合う２つのメモリセルの一方との間の共通エッジに沿って配置されていることを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは、前記ビット線と同じレベルの導電性ストリップに対応する第２電圧の電源線に接続されており、前記ビット線に平行に、且つ前記ビット線間に配置されていることを特徴とする。

本発明の更に他の形態によれば、前記各メモリセルは、同一列の隣り合う他の２つのメモリセル間に配置されており、前記第１及び第２トランジスタのソースまたはドレインと、前記第３トランジスタのソースまたはドレインとは、前記メモリセルと前記隣り合う２つのメモリセルの一方との間の共通エッジに沿って配置されていることを特徴とする。

本発明では、従来のメモリセルと比較して表面積をより小さくしたメモリセルを有するＳＯＩ基板上のＳＲＡＭを提供することができる。

また、本発明では、行毎に単一のワード線を有するメモリセルと比べても、表面積及び高さがほとんど増加しないメモリセルを有する「マルチライン」メモリを得ることができる。

本発明の上記目的、特徴及び利点は、添付図面に関する次の限定されない具体的な実施例の記載において詳細に述べられる。

図２〜図４において、集積回路の分野における通常の表示で、多様な層、ストリップ及びトラック等の厚みと横の長さとが、この図面の見やすさを改善するために、同じ図面内または一方の図面から他方の図面で、縮尺通りに図示されていない。更に、同一の参照符号は、異なる図面において同じ構成要素を示している。

図１は、行毎に２つのワード線を有するＳＲＡＭの６Ｔセルを形成する実施の形態を示す。メモリセルは、シリコン・オン・インシュレータ型（ＳＯＩ型）の基板上に形成されており、絶縁材料３１によって互いに絶縁された２つのアクティブドープ単結晶シリコン領域２９、３０を含む。アクティブ領域２９、３０は、実質的に、メモリセルの中心に対して対称である。

アクティブ領域２９は、第１垂直部３２と第２垂直部３３とを含む。第１垂直部３２は、トランジスタＮ１、トランジスタＡ１及びこれらのトランジスタ間の接続に対応している。第２垂直部３３は、トランジスタＰ１、及びＰＮ接合を含んで垂直部３２、３３を接続する水平部３４に対応している。同様に、アクティブ領域３０は、第１垂直部３５と第２垂直部３６とを含む。第１垂直部３５は、トランジスタＮ２、トランジスタＡ２及びこれらのトランジスタ間の接続に対応している。第２垂直部３６は、トランジスタＰ２、及びＰＮ接合を含んで垂直部３５、３６を接続する水平部３７に対応している。導電性材料（図示せず）、例えばシリサイドは、各アクティブ領域２９、３０を、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２のドレインＤＰ１、ＤＮ１、ＤＰ２、ＤＮ２のレベル、トランジスタＡ１、Ａ２のソースＳＡ１、ＳＡ２のレベル、及び水平部３４、３７のレベルで覆っている。

トランジスタＮ１、Ｐ１のゲートＧＮ１、ＧＰ１は、水平シリコンストリップ３８の一部に対応する。トランジスタＮ２、Ｐ２のゲートＧＮ２、ＧＰ２は、水平シリコンストリップ３９の一部に対応している。トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２は、２つの水平ポリシリコンストリップ４０、４１の一部にそれぞれ対応している。

トランジスタＰ１のドレインＤＰ１は、第１レベルの垂直金属トラック４２を介して、ポリシリコンストリップ３９に接続されている。トランジスタＰ２のドレインＤＰ２は、第１レベルの垂直金属トラック４３を介して、ポリシリコンストリップ３８に接続されている。

電源線ＧＮＤ、ＶＤＤ及びビット線ＢＬ０、バーＢＬ０は、コンタクト、バイア及び金属トラック、または第１若しくは第２レベルの部分によって、アクティブ領域２９、３０に接続された第３レベルの垂直金属ストリップに対応している。

２つのワード線ＷＬ０、ＷＬ１は、２つの第２レベルの水平金属ストリップによって形成されている。２つの第１レベルの垂直金属トラック４４、４５は、実質的に、各ワード線ＷＬ０、ＷＬ１の下方に延在しており、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２をワード線ＷＬ０、ＷＬ１の他方に接続することができる。本実施例では、トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２は、ワード線ＷＬ０に接続されている。

図２は、図１のII−II線に沿った断面図を示す。図２から明瞭に理解できるように、絶縁材料３１は、基板４７、例えばシリコン上に形成されている。アクティブ領域２９の水平部３４は、シリサイド層５０で覆われたＮドープ部４８及びＰドープ部４９に分割されている。同様に、アクティブ領域３０の水平部３７は、シリサイド層５６で覆われたＰドープ部５２及びＮドープ部５４に分割されている。第１レベルのトラック４２は、コンタクト５８によって、水平部３４に接続されている。第１レベルのトラック４３は、コンタクト５９によって、水平部３７に接続されている。

ビット線ＢＬ０、バーＢＬ０及び電源線ＧＮＤ、ＶＤＤは、第３レベルの等分散型の垂直金属ストリップに対応している。特に、電源線ＧＮＤは、メモリセルの左右の垂直エッジのレベルで配置されており、且つ、同一行の隣り合うメモリセルと同じように配置されている。

図３は、図１のIII −III 線に沿った断面図を示す。ポリシリコンストリップ４０は、コンタクト６０によって、第１レベルの金属トラック４４に接続されている。金属トラック４４は、それ自体、バイア６２によってワード線ＷＬ０に接続されている。ビット線ＢＬ０は、バイア６４によって第２レベルの金属トラック６３に接続されている。バイア６４及びトラック６３は、メモリセルの低い水平エッジのレベルで配置され、図示されたセルの下に同一の列の隣り合うメモリセルと同じように配置されている。

図４は、図１のIV−IV線に沿った断面図を示す。トランジスタＡ２、Ｎ２に対応するアクティブ領域３０は、トランジスタＮ２のソースＳＮ２の側において、コンタクト６７によって、第１レベルの水平金属トラック６６に接続されており、トラック６６は、メモリセルの右垂直エッジに沿って位置される電源線ＧＮＤに接続されることを意味している。トラック６６及びコンタクト６７は、メモリセルの低い水平エッジのレベルで配置され、図示されたセルの下の同一の列の隣り合うセルと同じように配置されている。アクティブ領域３０は、また、トランジスタＡ２のドレインＤＡ２の側において、コンタクト６９によって、第１レベルの金属部６８に接続され、金属部６８は、それ自体、ビット線バーＢＬＯに接続された第２レベルの水平金属トラック７０に接続されている。金属部６８、コンタクト６９及びトラック７０は、メモリセルの上部水平エッジのレベルで配置され、図示されたセル上の同一列の隣り合うセルと同じように配置されている。

本発明は、隣り合うセルを有する要素を同じように配置することにより、セル表面積を低減することができる。

トランジスタＡ１、Ａ２のドレインＤＡ１、ＤＡ２は、メモリセルの水平エッジの側に配置されており、コンタクト、バイア及びトランジスタＡ１、Ａ２と、同一列の隣り合うメモリセルに関しての共通のビット線ＢＬ０、バーＢＬ０との間の接続を確実にする金属部を形成する。同様に、トランジスタＰ１、Ｐ２のソースＳＰ１、ＳＰ２は、メモリセルの垂直部の側に配置されており、コンタクト、バイア及びトランジスタＰ１、Ｐ２と、同一列の隣り合うセル間の共通の電源線ＶＤＤとの間の接続を確実にする金属部を形成する。更に、トランジスタＮ１、Ｎ２のソースＳＮ１、ＳＮ２は、メモリセルの隅部に近接して配置されており、この隅部は、セルの垂直エッジのレベルで電源線ＧＮＤを設置することができる。このようにして、電源線ＧＮＤは、同一行の隣り合うメモリセル間に同じように配置されることができ、且つ、コンタクト、バイア及びトランジスタＮ１、Ｎ２の１つと１つの共通隅部を有する４つのセルに共通の電源線ＧＮＤとの間の接続を確実にする金属部は、このようにして形成されることができる。

メモリセルは、ＳＯＩ基板上に形成され、シリサイド層５０、５６によって短絡される水平部３４、３７を使用することが可能であり、それぞれ、トランジスタＰ１、Ｐ２のドレインＤＰ１、ＤＰ２とトランジスタＮ１、Ｎ２のドレインＤＮ１、ＤＮ２との間の接続を形成する。これは、第１レベルの金属トラック及びそのような接続を形成するために一般に使用される関連付けられたコンタクトを取り除くことができる。トランジスタＡ１、Ａ２のゲートＧＡ１、ＧＡ２とワード線ＷＬ０、ＷＬ１との間の接続に関与する垂直金属トラック４４、４５は、第１レベルのトラックによって形成されても良く、ワード線ＷＬ０、ＷＬ１は、第１レベルのトラックによって形成されても良く、ワード線ＷＬ０、ＷＬ１は、第２レベルの金属ストリップによって形成されても良い。

電源線ＧＮＤとトランジスタＮ１、Ｎ２との間、及び、電源線ＶＤＤとトランジスタＰ１、Ｐ２との間の接続に関与する第１レベルの金属ストリップ以外に、すべての第１レベルの金属トラックは、垂直に配置されており、これにより、本発明によるメモリセルの高さを低減することができる。

図１と同様のトポロジーを保持する、行毎に単一のワード線を有するメモリセルに関して、幅ΔＸが２．５６μｍ、高さΔＹが１．１０μｍ及び表面積が２．８１６μｍ²のメモリセルが得られる。この得られた表面積は、このように、図８のセルの表面積よりも８．６％小さい。図１による行毎に２つのワード線を有するメモリセルに関して、幅ΔＸが２．５６μｍ、高さΔＹが１．１２μｍ及び表面積が２．８６７２μｍ²のメモリセルが得られる。「マルチライン」メモリの高さ及び表面積は、このように、行毎に１つのワード線を有するメモリのセルに比してほとんど変化しない。更に、得られた高さΔＹは、図９のセルの高さよりも２７％小さく、このように、ビット線の電気容量の低減を可能とし、書込み／読出し時間が短い「マルチライン」メモリセルを得ることが可能となる。

本発明の変形例によれば、ワード線は、第３レベルの金属ストリップに対応しても良い。ビット線及び電源線は、第２レベルの金属ストリップに対応しても良い。この場合、行毎に単一のワード線を有するメモリセル及び行毎に２つのワード線を有するメモリセルの表面積は、実質的に、先に示した値と同一である。

もちろん、本発明は、当業者が容易に想到するであろう多様な変更、修正及び改善を有する。特に、１つのポリシリコンレベル及び３つのメタライゼーションのレベルを実現することに関して、メモリセルの形成を記載している。１つまたはいくつかのメタライゼーションのレベルの金属ストリップを、他の導電性材料で置き換えることも可能である。例えば、第１メタライゼーションレベルは、ドープされた第２レベルのポリシリコンで置き換えても良い。更に、トランジスタのゲートは、ポリシリコン以外の導電性材料で形成しても良い。この材料は、例えば、金属であっても良い。更に、メモリポイントのスイッチは、必要な適応性を備えたＰチャネルＭＯＳトランジスタによって形成しても良い。このような変形、修正及び改善は、この開示の一部を意味し、本発明の精神と範囲内で行うことができる。従って、上記記載は、実施例としてだけであり、限定を意味するものではない。

本発明による行毎に２つのワード線を有するＳＲＡＭのセルの実施形態を示す図である。図１のII−II線に沿った簡略化した断面図である。図１のIII −III 線に沿った簡略化した断面図である。図１のIV−IV線に沿った簡略化した断面図である。ＳＲＡＭのセルを概略的に示す図である。行毎に１つのワード線を有するＳＲＡＭのセルを概略的に示す図である。行毎に２つのワード線を有するＳＲＡＭのセルを概略的に示す図である。行毎に１つのワード線を有するＳＲＡＭのセルの従来のトポロジーの実施例を概略的に示す図である。行毎に２つのワード線を有するＳＲＡＭのセルの従来のトポロジーの実施例を概略的に示す図である。

符号の説明

１、２インバータ
３スイッチ
４２、４３、４４、４５トラック
ＷＬ０、ＷＬ１ワード線
ＢＬ０、バーＢＬ０ビット線
ＧＮＤ、ＶＤＤ電源線
Ｎ１、Ｐ１、Ａ１、Ｎ２、Ｐ２、Ａ２トランジスタ

Claims

シリコン・オン・インシュレータ型（ＳＯＩ型）基板に形成された２つのインバータ及び２つのスイッチを備えた６Ｔメモリセルの行及び列のネットワークを含むスタティックＲＡＭであって、
前記各メモリセルの前記２つのインバータの入力が、ワード線により供給される信号によって制御される前記２つのスイッチを介して２つのビット線に接続されており、
前記各メモリセルは、第１導電性材料と同一レベルに対応し、３つのレベル上に分散している少なくとも１つの第２導電性材料の導電性トラックにより形成された相互接続を持つゲートを有する６つのトランジスタを含んでおり、
前記各インバータは、第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含んでおり、
前記各スイッチは、第１導電型の第３トランジスタを含んでおり、
前記各メモリセルは、第１導電型の２つの第１領域を含み、該各第１領域は、前記第１及び第３トランジスタのドレインまたはソースを含んで、且つ前記第２トランジスタのドレインまたはソースを含む第２導電型の第２領域と接触しており、
前記第１及び第２領域は、前記第１及び第２領域を覆う第３導電性材料により短絡されており、
前記ワード線及びビット線は第１レベルよりも高いレベルの導電性ストリップに対応し、第１レベルの導電性トラックは、前記インバータ間の相互接続及び前記スイッチトランジスタと前記ワード線との間の相互接続に関与し、前記ビット線に平行とされていることを特徴とするＳＯＩ基板上のメモリ。
第２または第３レベルの金属ストリップに対応する単一のワード線は行と関連付けられ、該行における前記各メモリセルは前記ワード線に接続されており、前記ビット線は、前記ワード線に対して垂直であり、且つ前記ワード線のレベルとは異なるレベルの金属ストリップに対応していることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
第２または第３レベルの金属ストリップに対応する少なくとも２つのワード線は行と関連付けられ、該行における前記各メモリセルは前記ワード線の１つに接続されており、前記ビット線は、前記ワード線に対して垂直であり、且つ前記ワード線のレベルとは異なるレベルの金属ストリップに対応していることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは、前記ワード線に垂直であって、前記ワード線の１つ及び前記第３トランジスタの１つに接続されている少なくとも１つの第１レベルの導電トラックを含むことを特徴とする請求項３に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは、同一行の隣り合う他の２つのメモリセル間に配置されていて、第１電圧の２つの電源線に接続されており、前記各電源線は、前記メモリセルと前記隣り合う２つのメモリセルの一方との間で境界を区切られて、前記ビット線と同じレベルの導電性ストリップに対応し、前記ビット線に平行に、且つ前記２つの隣り合うメモリセル間の共通エッジに配置されていることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
前記第１及び第３トランジスタのソースとドレインとは、前記ビット線に平行に配置されていることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは２つのアクティブ領域を含んでおり、前記各アクティブ領域は、前記第１領域及び第２領域の一方を有しており、前記アクティブ領域は前記メモリセルの中心に関して実質的に対称であることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは、同一行の隣り合う他の２つのメモリセル間に配置されており、前記第１及び第３トランジスタのソースとドレインとは、前記メモリセルと前記隣り合う２つのメモリセルの一方との間の共通エッジに沿って配置されていることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは、前記ビット線と同じレベルの導電性ストリップに対応する第２電圧の電源線に接続されており、前記ビット線に平行に、且つ前記ビット線間に配置されていることを特徴とする請求項５に記載のＳＯＩ基板上のメモリ。
前記各メモリセルは、同一列の隣り合う他の２つのメモリセル間に配置されており、前記第１及び第２トランジスタのソースまたはドレインと、前記第３トランジスタのソースまたはドレインとは、前記メモリセルと前記隣り合う２つのメモリセルの一方との間の共通エッジに沿って配置されていることを特徴とする請求項１に記載のＳＯＩ基板上のメモリ。