JPH05174580A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- JPH05174580A JPH05174580A JP3356970A JP35697091A JPH05174580A JP H05174580 A JPH05174580 A JP H05174580A JP 3356970 A JP3356970 A JP 3356970A JP 35697091 A JP35697091 A JP 35697091A JP H05174580 A JPH05174580 A JP H05174580A
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- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】
【目的】 ＳＲＡＭにおいて、セルの動作の安定性を確
保しつつセルアレイの高集積化を図る。 【構成】 各メモリセルの一方のトランスファゲートを
書き込み専用とし、他方のトランスファゲートを読み出
し専用とし、ワード線方向に各隣接する二つのメモリセ
ルが一本のビット線を共有するようにする。
保しつつセルアレイの高集積化を図る。 【構成】 各メモリセルの一方のトランスファゲートを
書き込み専用とし、他方のトランスファゲートを読み出
し専用とし、ワード線方向に各隣接する二つのメモリセ
ルが一本のビット線を共有するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ、特にメモリセル一列当りのビット線数
を略一本にしてメモリセルアレイの集積度を高めた新規
なスタティックランダムアクセスメモリ（以下「ＳＲＡ
Ｍ」という）に関する。
アクセスメモリ、特にメモリセル一列当りのビット線数
を略一本にしてメモリセルアレイの集積度を高めた新規
なスタティックランダムアクセスメモリ（以下「ＳＲＡ
Ｍ」という）に関する。
【０００２】
【従来の技術】ＳＲＡＭとして、各メモリセルを４個の
ＭＯＳトランジスタからなるフリップフロップと、一対
のトランスファゲートで構成し、該一対のトランスファ
ゲートを読み出しと書き込みの両方に用い、そして、１
メモリセル列当り２本のビット線を配置してなるものが
ある。
ＭＯＳトランジスタからなるフリップフロップと、一対
のトランスファゲートで構成し、該一対のトランスファ
ゲートを読み出しと書き込みの両方に用い、そして、１
メモリセル列当り２本のビット線を配置してなるものが
ある。
【０００３】
【発明が解決しようとする課題】ところで、上述した各
メモリセルを６つのＭＯＳトランジスタで構成した従来
のＳＲＡＭにおいては、各メモリセル列当り２本のビッ
ト線を必要とするのでメモリセルの占有面積を縮小する
ことが難しいという問題があった。更に、同じトランフ
ァゲートを読み出しにも書き込みにも用いるので、書き
込み動作も読み出し動作も高速且つ安定に行うことがで
きるようにトランスファゲートを成すＭＯＳトランジス
タの特性を設定することが要求されたが、この要求に応
えることは比較的難しい。しかも、基板バイアス効果に
よりトランスファゲートを成すＭＯＳトランジスタはｎ
チャンネル型なのでメモリセルへのデータ書き込み電圧
が低くなるという問題もあった。
メモリセルを６つのＭＯＳトランジスタで構成した従来
のＳＲＡＭにおいては、各メモリセル列当り２本のビッ
ト線を必要とするのでメモリセルの占有面積を縮小する
ことが難しいという問題があった。更に、同じトランフ
ァゲートを読み出しにも書き込みにも用いるので、書き
込み動作も読み出し動作も高速且つ安定に行うことがで
きるようにトランスファゲートを成すＭＯＳトランジス
タの特性を設定することが要求されたが、この要求に応
えることは比較的難しい。しかも、基板バイアス効果に
よりトランスファゲートを成すＭＯＳトランジスタはｎ
チャンネル型なのでメモリセルへのデータ書き込み電圧
が低くなるという問題もあった。
【０００４】即ち、書き込み時にメモリセルのフリップ
フロップに印加されるハイレベルの電圧は、選択時にお
けるトランスファトランジスタのゲートに加わるワード
線の電位からトランスファトランジスタのしきい値電圧
を引いた値になる。即ち、データ書き込み電圧が低くな
るのである。これは、セルの動作の安定性を確保するこ
との妨げの要因となる。特に、ＩＣの電源電圧を低くす
るという要請に応えるにはこの問題を回避することはで
きない。
フロップに印加されるハイレベルの電圧は、選択時にお
けるトランスファトランジスタのゲートに加わるワード
線の電位からトランスファトランジスタのしきい値電圧
を引いた値になる。即ち、データ書き込み電圧が低くな
るのである。これは、セルの動作の安定性を確保するこ
との妨げの要因となる。特に、ＩＣの電源電圧を低くす
るという要請に応えるにはこの問題を回避することはで
きない。
【０００５】本発明はこのような問題点を解決すべく為
されたものであり、メモリセルアレイの集積密度を高め
つつ各セルの動作の安定性を高め、更に書き込み電圧が
ＭＯＳトランジスタのしきい値電圧によって低くならな
いようにすることを目的とする。
されたものであり、メモリセルアレイの集積密度を高め
つつ各セルの動作の安定性を高め、更に書き込み電圧が
ＭＯＳトランジスタのしきい値電圧によって低くならな
いようにすることを目的とする。
【０００６】
【課題を解決するための手段】請求項１のＳＲＡＭは、
各メモリセルの一方のトランスファゲートを書き込み専
用とし、他方のトランスファゲートを読み出し専用と
し、ワード線方向に隣接する各二つのメモリセルが一本
のビット線を共有するようにしたことを特徴とする。
請求項２のＳＲＡＭは、請求項１のＳＲＡＭにおいて、
書き込み専用トランスファゲートをｐチャンネルＭＯＳ
トランジスタにより構成したことを特徴とする。請求項
３のＳＲＡＭは、請求項２のＳＲＡＭにおいて、書き込
み専用トランスファゲートを成すｐチャンネルＭＯＳト
ランジスタを、ＳＯＩ構造にしたことを特徴とする。
各メモリセルの一方のトランスファゲートを書き込み専
用とし、他方のトランスファゲートを読み出し専用と
し、ワード線方向に隣接する各二つのメモリセルが一本
のビット線を共有するようにしたことを特徴とする。
請求項２のＳＲＡＭは、請求項１のＳＲＡＭにおいて、
書き込み専用トランスファゲートをｐチャンネルＭＯＳ
トランジスタにより構成したことを特徴とする。請求項
３のＳＲＡＭは、請求項２のＳＲＡＭにおいて、書き込
み専用トランスファゲートを成すｐチャンネルＭＯＳト
ランジスタを、ＳＯＩ構造にしたことを特徴とする。
【０００７】
【作用】請求項１のＳＲＡＭによれば、ワード線方向に
隣接する各２つのメモリセルが一本のビット線を共有す
るようにしたので、各メモリセル列当りのビット線数を
１本にできる。従って、メモリセルアレイの集積密度の
向上を図ることができる。そして、各メモリセル内の一
対のトランスファゲートの一方を読み出し専用に、他方
を書き込み専用にしたので、読み出し専用トランスファ
ゲートトランジスタは読み出しに適する特性にし、書き
込み専用トランスファゲートトランジスタは書き込みに
適する特性にすることができる。従って、書き込み及び
読み出しの双方の動作を安定且つ高速に行うようにする
ことができる。
隣接する各２つのメモリセルが一本のビット線を共有す
るようにしたので、各メモリセル列当りのビット線数を
１本にできる。従って、メモリセルアレイの集積密度の
向上を図ることができる。そして、各メモリセル内の一
対のトランスファゲートの一方を読み出し専用に、他方
を書き込み専用にしたので、読み出し専用トランスファ
ゲートトランジスタは読み出しに適する特性にし、書き
込み専用トランスファゲートトランジスタは書き込みに
適する特性にすることができる。従って、書き込み及び
読み出しの双方の動作を安定且つ高速に行うようにする
ことができる。
【０００８】請求項２のＳＲＡＭによれば、書き込み専
用トランスファゲートをｐチャンネルＭＯＳトランジス
タにより構成したので、バックバイアス効果がなくな
り、記憶ノードにビット線と略同じ電位の信号を与える
ことが可能になる。請求項３のＳＲＡＭによれば、書き
込み専用トランスファゲートを成すｐチャンネルＭＯＳ
トランジスタをＳＯＩ構造にしたので、該ｐチャンネル
ＭＯＳトランジスタを駆動トランジスタ等に重ねること
ができ、延いてはより一層のセルサイズの縮小を図るこ
とができる。
用トランスファゲートをｐチャンネルＭＯＳトランジス
タにより構成したので、バックバイアス効果がなくな
り、記憶ノードにビット線と略同じ電位の信号を与える
ことが可能になる。請求項３のＳＲＡＭによれば、書き
込み専用トランスファゲートを成すｐチャンネルＭＯＳ
トランジスタをＳＯＩ構造にしたので、該ｐチャンネル
ＭＯＳトランジスタを駆動トランジスタ等に重ねること
ができ、延いてはより一層のセルサイズの縮小を図るこ
とができる。
【０００９】
【実施例】以下、本発明ＳＲＡＭを図示実施例に従って
詳細に説明する。図１（Ａ）、（Ｂ）は本発明ＳＲＡＭ
の一つの実施例を示すもので、セルアレイを示す回路
図、（Ｂ）はセルとセンスアンプを示す回路図である。
図面において、Ｃk・j （ｋ＝１、２、…、ｊ＝１、２、
…）はメモリセル［但し、図１（Ａ）においてはそのう
ちのトランスファゲートを除いた部分（即ち、フリップ
フロップの部分）のみを示している。］、Ｑａ、Ｑｂは
トランスファゲートである。
詳細に説明する。図１（Ａ）、（Ｂ）は本発明ＳＲＡＭ
の一つの実施例を示すもので、セルアレイを示す回路
図、（Ｂ）はセルとセンスアンプを示す回路図である。
図面において、Ｃk・j （ｋ＝１、２、…、ｊ＝１、２、
…）はメモリセル［但し、図１（Ａ）においてはそのう
ちのトランスファゲートを除いた部分（即ち、フリップ
フロップの部分）のみを示している。］、Ｑａ、Ｑｂは
トランスファゲートである。
【００１０】Ｗｋａ、Ｗｋｂは同じ行のメモリセルに接
続された２本のワード線であり、本ＳＲＡＭにおいては
一つのメモリセルに２本のワード線が接続されている。
そして、ワード線方向に隣接するメモリセル列が一本の
ビット線を共有している。従って、メモリセルアレイが
ｎ列ある場合にはビット線はｎ＋１本あれば良く、ビッ
ト線の本数を従来の約２分の１で済むことになる。依っ
て、メモリセルアレイの高集積化を図ることができる。
続された２本のワード線であり、本ＳＲＡＭにおいては
一つのメモリセルに２本のワード線が接続されている。
そして、ワード線方向に隣接するメモリセル列が一本の
ビット線を共有している。従って、メモリセルアレイが
ｎ列ある場合にはビット線はｎ＋１本あれば良く、ビッ
ト線の本数を従来の約２分の１で済むことになる。依っ
て、メモリセルアレイの高集積化を図ることができる。
【００１１】ところで、各メモリセルＣk・j 内にある一
対のトランスファゲートトランジスタＱａ、Ｑｂのうち
の一方ＱａはｎチャンネルＭＯＳトランジスタからなる
読み出し専用トランスファゲートトランジスタであり、
他方ＱｂはｐチャンネルＭＯＳトランジスタからなる書
き込み専用トランスファゲートトランジスタである。そ
して、読み出し専用トランスファゲートトランジスタＱ
ａのゲート電極には読み出し時における行選択をするワ
ード信号が印加される。また、書き込み専用トランスフ
ァゲートトランジスタＱｂのゲート電極には書き込み時
における行選択をするワード信号が印加される。
対のトランスファゲートトランジスタＱａ、Ｑｂのうち
の一方ＱａはｎチャンネルＭＯＳトランジスタからなる
読み出し専用トランスファゲートトランジスタであり、
他方ＱｂはｐチャンネルＭＯＳトランジスタからなる書
き込み専用トランスファゲートトランジスタである。そ
して、読み出し専用トランスファゲートトランジスタＱ
ａのゲート電極には読み出し時における行選択をするワ
ード信号が印加される。また、書き込み専用トランスフ
ァゲートトランジスタＱｂのゲート電極には書き込み時
における行選択をするワード信号が印加される。
【００１２】メモリセルの動作を具体的に説明すると、
メモリセルへのデータの書き込みをする場合は、書き込
み専用トランスファゲートトランジスタＱｂをオンに
し、読み出し専用トランスファゲートトランジスタＱａ
をオフにする。そして、メモリセルＣk・j を構成するフ
リップフロップの一方のノードへ、ビット線Ｂｊから書
き込み専用トランスファゲートＱｂを通して書き込むこ
とができる。この場合、ｊ列の各メモリセルにはビット
線Ｂｊから、即ち、各メモリセルの図１（Ａ）における
左側のビット線からそのメモリセルに書き込みが行われ
る。つまり、自己の列と対応する番号のビット線から書
き込みが行われる。
メモリセルへのデータの書き込みをする場合は、書き込
み専用トランスファゲートトランジスタＱｂをオンに
し、読み出し専用トランスファゲートトランジスタＱａ
をオフにする。そして、メモリセルＣk・j を構成するフ
リップフロップの一方のノードへ、ビット線Ｂｊから書
き込み専用トランスファゲートＱｂを通して書き込むこ
とができる。この場合、ｊ列の各メモリセルにはビット
線Ｂｊから、即ち、各メモリセルの図１（Ａ）における
左側のビット線からそのメモリセルに書き込みが行われ
る。つまり、自己の列と対応する番号のビット線から書
き込みが行われる。
【００１３】メモリセルからデータを読み出す場合に
は、書き込み専用トランスファゲートトランジスタＱｂ
をオンにし、読み出し専用トランスファゲートトランジ
スタＱａをオフにしてそのメモリセルよりも図１（Ａ）
における右側のビット線へデータの読み出しが行われ
る。即ち、ｊ−１列のメモリセルのデータはビット線Ｂ
ｊに読み出されるのである。
は、書き込み専用トランスファゲートトランジスタＱｂ
をオンにし、読み出し専用トランスファゲートトランジ
スタＱａをオフにしてそのメモリセルよりも図１（Ａ）
における右側のビット線へデータの読み出しが行われ
る。即ち、ｊ−１列のメモリセルのデータはビット線Ｂ
ｊに読み出されるのである。
【００１４】次に、第２図に従ってメモリセルのより具
体的な回路構成を説明する。Ｑｄ1 、Ｑｄ2 はメモリセ
ルのフリップフロップを構成する駆動トランジスタでｎ
チャンネルＭＯＳトランジスタからなる。Ｑｌ1 、Ｑｌ
2 はメモリセルのフリップフロップを構成する負荷トラ
ンジスタで、ｐチャンネルＭＯＳトランジスタからな
る。Ｎａ、Ｎｂは記憶ノードである。
体的な回路構成を説明する。Ｑｄ1 、Ｑｄ2 はメモリセ
ルのフリップフロップを構成する駆動トランジスタでｎ
チャンネルＭＯＳトランジスタからなる。Ｑｌ1 、Ｑｌ
2 はメモリセルのフリップフロップを構成する負荷トラ
ンジスタで、ｐチャンネルＭＯＳトランジスタからな
る。Ｎａ、Ｎｂは記憶ノードである。
【００１５】次に、センスアンプについて説明する。Ｑ
ｓｄ、Ｑｓｄはセンスアンプのフリップフロップの駆動
トランジスタ、Ｑｓｌ、Ｑｓｌは同じく負荷トランジス
タである。このフリップフロップの駆動トランジスタＱ
ｓｌ、Ｑｓｌのソースは活性化信号φｙ1 により制御さ
れるトランジスタＱｓｙを介して接地されている。Ｑｅ
はイコライストランジスタで、イコライズ信号φｙ2 に
より制御される。センスアンプＣk・j の一方の入出力端
子はビット線Ｂｊ＋１に接続されている。Ｑｄａ、Ｑｄ
ａはセンスアンプとデータラインとの間に接続されたト
ランジスタである。
ｓｄ、Ｑｓｄはセンスアンプのフリップフロップの駆動
トランジスタ、Ｑｓｌ、Ｑｓｌは同じく負荷トランジス
タである。このフリップフロップの駆動トランジスタＱ
ｓｌ、Ｑｓｌのソースは活性化信号φｙ1 により制御さ
れるトランジスタＱｓｙを介して接地されている。Ｑｅ
はイコライストランジスタで、イコライズ信号φｙ2 に
より制御される。センスアンプＣk・j の一方の入出力端
子はビット線Ｂｊ＋１に接続されている。Ｑｄａ、Ｑｄ
ａはセンスアンプとデータラインとの間に接続されたト
ランジスタである。
【００１６】次に、メモリセル及びセンスアンプの動作
説明をする。メモリセルＣk・j に対してデータを書き込
むときは、ビット線Ｂｊを通して書き込む。メモリセル
Ｃk・j からデータを読み出すときは、先ず、イコライズ
信号φｙ2によってイコライズトランジスタＱｓｙをオ
ンにしてイコライズする。次に、活性化信号φｙ1 を活
性化トランジスタＱｓｙに印加することによりセンスア
ンプを活性化し、その後、イコライズ信号φｙ2 を
「０」にしてイコライズトランジスタＱｅをオフにす
る。
説明をする。メモリセルＣk・j に対してデータを書き込
むときは、ビット線Ｂｊを通して書き込む。メモリセル
Ｃk・j からデータを読み出すときは、先ず、イコライズ
信号φｙ2によってイコライズトランジスタＱｓｙをオ
ンにしてイコライズする。次に、活性化信号φｙ1 を活
性化トランジスタＱｓｙに印加することによりセンスア
ンプを活性化し、その後、イコライズ信号φｙ2 を
「０」にしてイコライズトランジスタＱｅをオフにす
る。
【００１７】そして、読み出し用ワード信号Ｗｋａによ
り読み出し専用トランスファゲートＱａをオンにするこ
とにより記憶ノードＮａのデータ信号をビット線Ｂｊ＋
１へ読み出す。この読み出したデータ信号をセンスアン
プにより検出、増幅し、読み出し専用トランスファゲー
トトランジスタＱａをオフさせた上で信号φｘを１にし
てビット線Ｂｊ＋１のデータ信号をデータラインに読み
出すのである。尚、データ読み出しの前にビット線Ｂｊ
＋１の電位を電源電圧Ｖｃｃの２分の１に設定するのが
読み出しの高速化のために有効な方法であるが、必ずし
もこの方法に限定されず、種々の方法を採り得る。
り読み出し専用トランスファゲートＱａをオンにするこ
とにより記憶ノードＮａのデータ信号をビット線Ｂｊ＋
１へ読み出す。この読み出したデータ信号をセンスアン
プにより検出、増幅し、読み出し専用トランスファゲー
トトランジスタＱａをオフさせた上で信号φｘを１にし
てビット線Ｂｊ＋１のデータ信号をデータラインに読み
出すのである。尚、データ読み出しの前にビット線Ｂｊ
＋１の電位を電源電圧Ｖｃｃの２分の１に設定するのが
読み出しの高速化のために有効な方法であるが、必ずし
もこの方法に限定されず、種々の方法を採り得る。
【００１８】ところで、メモリセルの動作の安定性につ
いて述べると次のとおりである。メモリセルにデータを
書き込む場合、記憶ノードの電位を正しく「０」あるい
は「１」に対応させる必要があるが、これを可能にする
には駆動トランジスタＱｄ、負荷Ｑｌ及びトランスファ
トランジスタＱａ、Ｑｂの特性をきちんとした関係にな
るように設定する必要があるが、大まかにいえば下記の
条件が必要である。 ０→１に書き換える場合には、 Ｉｄｓ（Ｑｂ）＞Ｉｄｓ（Ｑｄ1 ）…（１） また、逆に１→０に書き換える場合には、 Ｉｄｓ（Ｑｂ）＞Ｉｄｓ（Ｑｌ1 ）…（２） 尚、Ｉｄｓはドレイン電流である。
いて述べると次のとおりである。メモリセルにデータを
書き込む場合、記憶ノードの電位を正しく「０」あるい
は「１」に対応させる必要があるが、これを可能にする
には駆動トランジスタＱｄ、負荷Ｑｌ及びトランスファ
トランジスタＱａ、Ｑｂの特性をきちんとした関係にな
るように設定する必要があるが、大まかにいえば下記の
条件が必要である。 ０→１に書き換える場合には、 Ｉｄｓ（Ｑｂ）＞Ｉｄｓ（Ｑｄ1 ）…（１） また、逆に１→０に書き換える場合には、 Ｉｄｓ（Ｑｂ）＞Ｉｄｓ（Ｑｌ1 ）…（２） 尚、Ｉｄｓはドレイン電流である。
【００１９】一方、メモリセルからデータを読み出す場
合には記憶ノードＮａの電位をビット線に速く伝えるこ
とと、記憶ノードＮａの電位が反転しないようにするこ
とが不可欠である。そのため、ビット線を電源電圧Ｖｃ
ｃの２分の１の電圧にプリチャージするプリチャージ方
式を用いることが必要であると共に、下記の条件が必要
である。 Ｉｄｓ（Ｑａ）＜Ｉｄｓ（Ｑｄ2 ）…（３） Ｉｄｓ（Ｑａ）＜Ｉｄｓ（Ｑｌ2 ）…（４）
合には記憶ノードＮａの電位をビット線に速く伝えるこ
とと、記憶ノードＮａの電位が反転しないようにするこ
とが不可欠である。そのため、ビット線を電源電圧Ｖｃ
ｃの２分の１の電圧にプリチャージするプリチャージ方
式を用いることが必要であると共に、下記の条件が必要
である。 Ｉｄｓ（Ｑａ）＜Ｉｄｓ（Ｑｄ2 ）…（３） Ｉｄｓ（Ｑａ）＜Ｉｄｓ（Ｑｌ2 ）…（４）
【００２０】ちなみに、従来のメモリセルではデータの
書き込み、読み出しを同じトランスファゲートトランジ
スタにより行っていたので上記条件（１）〜（４）を考
慮して各トランジスタのトランジスタの設計をする必要
があり、これは比較的難しかったこと前述のとおりであ
る。尤も、各メモリセル列毎にビット線を２本ずつ使う
ことにより信号の０と１を同時に書き込み、読み出しす
るのでその設計は不可能ではなかった。しかし、データ
の書き込み、読み出しを同じトランスファゲートトラン
ジスタにより行った場合においてセルアレイの高集積化
のために各メモリセル列毎のビット線数を１本ずつにす
る場合に、トランジスタの設計はきわめて難しいといわ
ざるを得ない。
書き込み、読み出しを同じトランスファゲートトランジ
スタにより行っていたので上記条件（１）〜（４）を考
慮して各トランジスタのトランジスタの設計をする必要
があり、これは比較的難しかったこと前述のとおりであ
る。尤も、各メモリセル列毎にビット線を２本ずつ使う
ことにより信号の０と１を同時に書き込み、読み出しす
るのでその設計は不可能ではなかった。しかし、データ
の書き込み、読み出しを同じトランスファゲートトラン
ジスタにより行った場合においてセルアレイの高集積化
のために各メモリセル列毎のビット線数を１本ずつにす
る場合に、トランジスタの設計はきわめて難しいといわ
ざるを得ない。
【００２１】しかるに、本発明においては、セルアレイ
の高集積化のために各メモリセル列毎にビット線を１本
ずつ設けるようにしつつも各メモリセルの持つ一対のト
ランスファトランジスタの一方を書き込み専用にし、他
方を読み出し専用にするので書き込み専用のトランスフ
ァゲートトランジスタは書き込みに最適になるように、
読み出し専用のトランスファゲートトランジスタは読み
出しに最適になるように特性の設計をすることが可能に
なるので、セルの書き込み動作も読み出し動作も安定且
つ高速に為されるようにすることが可能になるのであ
る。
の高集積化のために各メモリセル列毎にビット線を１本
ずつ設けるようにしつつも各メモリセルの持つ一対のト
ランスファトランジスタの一方を書き込み専用にし、他
方を読み出し専用にするので書き込み専用のトランスフ
ァゲートトランジスタは書き込みに最適になるように、
読み出し専用のトランスファゲートトランジスタは読み
出しに最適になるように特性の設計をすることが可能に
なるので、セルの書き込み動作も読み出し動作も安定且
つ高速に為されるようにすることが可能になるのであ
る。
【００２２】ここで、上記（１）〜（４）の条件を満た
すためのトランジスタの設計条件を挙げると下記のとお
りになる。 ｇｍ（Ｑｂ）＞ｇｍ（Ｑｄ1 ）…（５） ｇｍ（Ｑｂ）＞ｇｍ（Ｑｌ1 ）…（６） ｇｍ（Ｑａ）＞ｇｍ（Ｑｄ2 ）…（７） ｇｍ（Ｑａ）＞ｇｍ（Ｑｌ2 ）…（８） ところで、ｇｍ（相互コンダクタンス）は主としてＭＯ
Ｓトランジスタの寸法、Ｌ（ゲート長）とＷ（ゲート
幅）により決まり、次式（９）で表わされる。 ｇｍ＝Ｗ／Ｌ・Ｃｉ・μ・Ｖｄ…（９） 但し、Ｃｉ：ゲート容量、μ：キャリア移動度しかし
て、各トランジスタのＷとＬとを（５）〜（８）の条件
を満たすように設計することによりメモリセスの動作の
安定を期すことができる。
すためのトランジスタの設計条件を挙げると下記のとお
りになる。 ｇｍ（Ｑｂ）＞ｇｍ（Ｑｄ1 ）…（５） ｇｍ（Ｑｂ）＞ｇｍ（Ｑｌ1 ）…（６） ｇｍ（Ｑａ）＞ｇｍ（Ｑｄ2 ）…（７） ｇｍ（Ｑａ）＞ｇｍ（Ｑｌ2 ）…（８） ところで、ｇｍ（相互コンダクタンス）は主としてＭＯ
Ｓトランジスタの寸法、Ｌ（ゲート長）とＷ（ゲート
幅）により決まり、次式（９）で表わされる。 ｇｍ＝Ｗ／Ｌ・Ｃｉ・μ・Ｖｄ…（９） 但し、Ｃｉ：ゲート容量、μ：キャリア移動度しかし
て、各トランジスタのＷとＬとを（５）〜（８）の条件
を満たすように設計することによりメモリセスの動作の
安定を期すことができる。
【００２３】次に、本実施例において書き込み専用トラ
ンスファゲートＱｂとしてｐチャンネルＭＯＳトランジ
スタを用いているが、そのことの意義について述べる。
即ち、若しトランスファゲートとして読み出し専用トラ
ンスファゲートＱａと同じようにｎチャンネルＭＯＳト
ランジスタを用いた場合においては、書き込みをしたと
き、前述のとおり（従来の技術の項参照）記憶ノードに
加わる書き込み電圧がビット線の電圧よりもそのｎチャ
ンネルＭＯＳトランジスタよりも低くなる。しかし、書
き込みをするトランスファトランジスタがｐチャンネル
ＭＯＳトランジスタである場合にはビット線の電圧をそ
のまま記憶ノードに印加することができるのである。従
って、書き込み電圧の低下という問題を回避することが
できるのである。但し、本発明ＳＲＡＭにおいて書き込
み専用トランスファゲートとしてｎチャンネルＭＯＳト
ランジスタを用いる実施態様もあり得ることはいうまで
もない。
ンスファゲートＱｂとしてｐチャンネルＭＯＳトランジ
スタを用いているが、そのことの意義について述べる。
即ち、若しトランスファゲートとして読み出し専用トラ
ンスファゲートＱａと同じようにｎチャンネルＭＯＳト
ランジスタを用いた場合においては、書き込みをしたと
き、前述のとおり（従来の技術の項参照）記憶ノードに
加わる書き込み電圧がビット線の電圧よりもそのｎチャ
ンネルＭＯＳトランジスタよりも低くなる。しかし、書
き込みをするトランスファトランジスタがｐチャンネル
ＭＯＳトランジスタである場合にはビット線の電圧をそ
のまま記憶ノードに印加することができるのである。従
って、書き込み電圧の低下という問題を回避することが
できるのである。但し、本発明ＳＲＡＭにおいて書き込
み専用トランスファゲートとしてｎチャンネルＭＯＳト
ランジスタを用いる実施態様もあり得ることはいうまで
もない。
【００２４】本発明ＳＲＡＭはすべてのトランジスタを
バルクトランジスタで構成するという態様で実施するこ
とができることはいうまでもないが、書き込み専用トラ
ンスファゲートトランジスタを絶縁膜上においてＳＯＩ
構造を有するように形成するようにしても良く、図２は
そのような態様で実施した一つのケースの断面構造を示
す。同図において、１はシリコン半導体基板、２、３は
ｎ型拡散層で、２は接地、３は記憶ノードに相当する。
４はバルクＭＯＳトランジスタのゲート電極である。
バルクトランジスタで構成するという態様で実施するこ
とができることはいうまでもないが、書き込み専用トラ
ンスファゲートトランジスタを絶縁膜上においてＳＯＩ
構造を有するように形成するようにしても良く、図２は
そのような態様で実施した一つのケースの断面構造を示
す。同図において、１はシリコン半導体基板、２、３は
ｎ型拡散層で、２は接地、３は記憶ノードに相当する。
４はバルクＭＯＳトランジスタのゲート電極である。
【００２５】５は負荷トランジスタを成すｐチャンネル
ＭＯＳトランジスタのゲート電極、６、７、８はそのト
ランジスタのソース、ドレイン、チャンネルに相当す
る。尚、７は電源線に接続され、８は記憶ノードに接続
されている。９は絶縁膜である。１０は書き込み専用ト
ランスファゲートを成すｐチャンネルＭＯＳトランジス
タのゲート電極、１１、１２は同じくソース／ドレイ
ン、１３はチャンネルである。１４はプラグコンタクト
で、書き込み専用トランスファゲートＭＯＳトランジス
タの領域１１及びバルクＭＯＳトランジスタの領域３に
接続されている。１５はビット線で、書き込み専用トラ
ンスファゲートＭＯＳトランジスタの領域１２に接続さ
れている。
ＭＯＳトランジスタのゲート電極、６、７、８はそのト
ランジスタのソース、ドレイン、チャンネルに相当す
る。尚、７は電源線に接続され、８は記憶ノードに接続
されている。９は絶縁膜である。１０は書き込み専用ト
ランスファゲートを成すｐチャンネルＭＯＳトランジス
タのゲート電極、１１、１２は同じくソース／ドレイ
ン、１３はチャンネルである。１４はプラグコンタクト
で、書き込み専用トランスファゲートＭＯＳトランジス
タの領域１１及びバルクＭＯＳトランジスタの領域３に
接続されている。１５はビット線で、書き込み専用トラ
ンスファゲートＭＯＳトランジスタの領域１２に接続さ
れている。
【００２６】このように、書き込み専用トランスファゲ
ートトランジスタ更には負荷トランジスタをＳＯＩ構造
にすることによってメモリセルの占有面積を著しく狭く
してメモリセルアレイの集積度を更に高めることができ
る。
ートトランジスタ更には負荷トランジスタをＳＯＩ構造
にすることによってメモリセルの占有面積を著しく狭く
してメモリセルアレイの集積度を更に高めることができ
る。
【００２７】
【発明の効果】請求項１のＳＲＡＭは、各メモリセルの
一方のトランスファゲートが書き込み専用トランスファ
ゲートトランジスタによって、他方のトランスファゲー
トが読み出し専用トランスファゲートトランジスタによ
ってそれぞれ構成され、書き込み専用トランスファゲー
トトランジスタと読み出し専用トランスファゲートトラ
ンジスタとはゲート電極が別個制御信号を受けるように
互いに独立して形成され、ワード線方向に隣接する各二
つのメモリセルが一本のビット線を共有するように上記
書き込み専用トランスファゲートトランジスタ及び読み
出し専用トランスファゲートトランジスタと、ビット線
との接続が為されたことを特徴とするものである。従っ
て、請求項１のＳＲＡＭによれば、ワード線方向に隣接
する各２つのメモリセルが一本のビット線を共有するよ
うにしたので、各メモリセル列当りのビット線数を１本
にできる。従って、メモリセルアレイの集積密度の向上
を図ることができる。そして、各メモリセル内の一対の
トランスファゲートの一方を読み出し専用に、他方を書
き込み専用にしたので、読み出し専用トランスファゲー
トトランジスタは読み出しに適する特性にし、書き込み
専用トランスファゲートトランジスタは書き込みに適す
る特性にすることができる。従って、書き込み及び読み
出しの双方の動作を安定且つ高速に行うようにすること
ができる。
一方のトランスファゲートが書き込み専用トランスファ
ゲートトランジスタによって、他方のトランスファゲー
トが読み出し専用トランスファゲートトランジスタによ
ってそれぞれ構成され、書き込み専用トランスファゲー
トトランジスタと読み出し専用トランスファゲートトラ
ンジスタとはゲート電極が別個制御信号を受けるように
互いに独立して形成され、ワード線方向に隣接する各二
つのメモリセルが一本のビット線を共有するように上記
書き込み専用トランスファゲートトランジスタ及び読み
出し専用トランスファゲートトランジスタと、ビット線
との接続が為されたことを特徴とするものである。従っ
て、請求項１のＳＲＡＭによれば、ワード線方向に隣接
する各２つのメモリセルが一本のビット線を共有するよ
うにしたので、各メモリセル列当りのビット線数を１本
にできる。従って、メモリセルアレイの集積密度の向上
を図ることができる。そして、各メモリセル内の一対の
トランスファゲートの一方を読み出し専用に、他方を書
き込み専用にしたので、読み出し専用トランスファゲー
トトランジスタは読み出しに適する特性にし、書き込み
専用トランスファゲートトランジスタは書き込みに適す
る特性にすることができる。従って、書き込み及び読み
出しの双方の動作を安定且つ高速に行うようにすること
ができる。
【００２８】請求項２のＳＲＡＭは、請求項１のＳＲＡ
Ｍにおいて、書き込み専用トランスファゲートトランジ
スタがｐチャンネルＭＯＳトランジスタからなることを
特徴とするものである。従って、請求項２のＳＲＡＭに
よれば、書き込み専用トランスファゲートをｐチャンネ
ルＭＯＳトランジスタにより構成したので、バックバイ
アス効果がなくなり、記憶ノードにビット線を略同じ電
位の信号を与えることが可能になる。
Ｍにおいて、書き込み専用トランスファゲートトランジ
スタがｐチャンネルＭＯＳトランジスタからなることを
特徴とするものである。従って、請求項２のＳＲＡＭに
よれば、書き込み専用トランスファゲートをｐチャンネ
ルＭＯＳトランジスタにより構成したので、バックバイ
アス効果がなくなり、記憶ノードにビット線を略同じ電
位の信号を与えることが可能になる。
【００２９】請求項３のＳＲＡＭは、請求項２のＳＲＡ
Ｍにおいて、書き込み専用トランスファゲートトランジ
スタを成すｐチャンネルＭＯＳトランジスタがＳＯＩト
ランジスタからなることを特徴とするものである。従っ
て、請求項３のＳＲＡＭによれば、書き込み専用トラン
スファゲートを成すｐチャンネルＭＯＳトランジスタを
ＳＯＩ構造にしたので、該ｐチャンネルＭＯＳトランジ
スタを駆動トランジスタ等に重ねることができ、延いて
はより一層のセルサイズの縮小を図ることができる。
Ｍにおいて、書き込み専用トランスファゲートトランジ
スタを成すｐチャンネルＭＯＳトランジスタがＳＯＩト
ランジスタからなることを特徴とするものである。従っ
て、請求項３のＳＲＡＭによれば、書き込み専用トラン
スファゲートを成すｐチャンネルＭＯＳトランジスタを
ＳＯＩ構造にしたので、該ｐチャンネルＭＯＳトランジ
スタを駆動トランジスタ等に重ねることができ、延いて
はより一層のセルサイズの縮小を図ることができる。
【図１】（Ａ）、（Ｂ）は本発明ＳＲＡＭの一つの実施
例を示す回路図で、（Ａ）はメモリセルアレイの一部を
示し、（Ｂ）は一つのメモリセルとセンスアンプを示
す。
例を示す回路図で、（Ａ）はメモリセルアレイの一部を
示し、（Ｂ）は一つのメモリセルとセンスアンプを示
す。
【図２】本発明ＳＲＡＭの書き込み専用トランスファゲ
ートトランジスタをＳＯＩ構造のＭＯＳトランジスタで
構成した実施例を示す断面図である。
ートトランジスタをＳＯＩ構造のＭＯＳトランジスタで
構成した実施例を示す断面図である。
Ｃk・j メモリセル Ｂｊ ビット線 Ｑａ 読み出し専用トランスファゲートトランジスタ Ｑｂ 書き込み専用トランスファゲートトランジスタ Ｗｋａ 読み出し専用ワード線 Ｗｋｂ 書き込み専用ワード線
Claims (3)
- 【請求項１】 各メモリセルの一方のトランスファゲー
トが書き込み専用トランスファゲートトランジスタによ
って、他方のトランスファゲートが読み出し専用トラン
スファゲートトランジスタによってそれぞれ構成され、 書き込み専用トランスファゲートトランジスタと読み出
し専用トランスファゲートトランジスタとはゲート電極
が別個の制御信号を受けるように互いに独立して形成さ
れ、 ワード線方向に隣接する各二つのメモリセルが一本のビ
ット線を共有するように上記書き込み専用トランスファ
ゲートトランジスタ及び読み出し専用トランスファゲー
トトランジスタと、ビット線との接続が為されたことを
特徴とするスタティックランダムアクセスメモリ - 【請求項２】 書き込み専用トランスファゲートトラン
ジスタがｐチャンネルＭＯＳトランジスタからなること
を特徴とする請求項１記載のスタティックランダムアク
セスメモリ - 【請求項３】 書き込み専用トランスファゲートトラン
ジスタを成すｐチャンネルＭＯＳトランジスタがＳＯＩ
トランジスタからなることを特徴とする請求項２記載の
スターティックランダムアクセスメモリ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356970A JPH05174580A (ja) | 1991-12-24 | 1991-12-24 | スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356970A JPH05174580A (ja) | 1991-12-24 | 1991-12-24 | スタティックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174580A true JPH05174580A (ja) | 1993-07-13 |
Family
ID=18451699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356970A Pending JPH05174580A (ja) | 1991-12-24 | 1991-12-24 | スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174580A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| EP1388896A1 (fr) * | 2002-08-08 | 2004-02-11 | Soisic | Mémoire sur substrat du type silicium sur isolant. |
-
1991
- 1991-12-24 JP JP3356970A patent/JPH05174580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886388A (en) * | 1997-07-28 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device and manufacturing method thereof |
| EP1388896A1 (fr) * | 2002-08-08 | 2004-02-11 | Soisic | Mémoire sur substrat du type silicium sur isolant. |
| FR2843481A1 (fr) * | 2002-08-08 | 2004-02-13 | Soisic | Memoire sur substrat du type silicium sur isolant |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041008 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20050125 |