JP4465343B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、システムインパッケージ（以下「ＳｉＰ」という。）に収納されたダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という。）等の半導体記憶装置、例えば、複数ビットに対応したデータ入出力用のパッド、電源供給用のパッド及びデータの書込み・読出し等の制御を行う入出力制御回路等のレイアウト構造に関するものである。
従来、複数ビットに対応したデータパッドを有する半導体記憶装置のレイアウトの例としては、例えば、次のような文献等に記載されるものがあった。
特開平７−２０２１４５号公報 特開平８−３１６４３６号公報
特許文献１では、外周側のボンディングパッドと外部領域の間に出力ブロックを配置することで余剰領域をなくし、チップサイズを縮小する半導体集積回路装置が記載されている。また、特許文献２では、隣接した２つのＮチャネル形ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）のソースを共通接続し、チップ上のＮＭＯＳの専有面積を低減することでチップサイズを縮小する半導体記憶装置が記載されている。
図２は、特許文献１、２等に記載された従来の半導体記憶装置の例を示す概略のレイアウト図である。
この半導体記憶装置は、全体がチップ状をなし、略方形の基板１０を有している。基板１０上には、データの格納を行うメモリアレイ部１１が、外周の一辺の近傍に配置されている。このメモリアレイ部１１は、複数のメモリセルで構成され、全体の形状は、横幅Ｌ１、縦幅Ｌ２の略方形をしているものである。メモリアレイ部１１に対向した一辺の近傍に、その一辺に沿って、データの入出力を行う複数のデータパッド１２（＝１２−１〜１２−ｎ）が配置されている。
この複数のデータパッド１２は、略方形で、データワイヤ１５を介して、図示されていない半導体記憶装置を制御する外部回路と接続されている。更に、データを送信する信号配線１６を介して、複数のデータパッド１２に沿って、その内側に配置された複数の入出力制御回路１３（＝１３−１〜１３−ｎ）と接続されている。
複数の入出力制御回路１３は、入力されたデータを制御して、信号配線１７を介してメモリアレイ部１１へ書込み、メモリアレイ部１１から、信号配線１７を介して読出したデータを制御して出力する回路であり、図示されていない出力用のＮＭＯＳ及びＰチャネル形ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）で構成された相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）を有している。この複数の入出力制御回路１３は、信号配線１７を介してメモリアレイ部１１と接続され、電源の供給を行うための電源配線１８を介して、電源パッド１４−１，１４−２と接続されている。
電源パッド１４−１，１４−２は、外部電源からの電源の供給を受ける端子であり、略方形で、複数のデータパッド１２の近傍の一辺に沿って配置されている。更に、電源パッド１４−１，１４−２は、図示されていない外部電源の電源電圧端子ＶＤＤ，ＶＳＳと電源ワイヤ１９を介して接続されている。
次に、図２の半導体記憶装置の動作を説明する。
図示されていない半導体記憶装置を制御する外部回路から、データが複数のデータパッド１２を介して、複数の入出力制御回路１３へ入力される。入力されたデータは、入出力制御回路１３に制御され、メモリアレイ部１４へ書込まれる。書込まれたデータは、入出力制御回路１３によって読出される。読出されたデータは、データパッド１２を介して図示されていないＣＰＵ等の外部回路へ出力される。
しかしながら、図２の半導体記憶装置では、以下のような課題があった。
半導体製造工程の微細化により、メモリアレイ部１１のレイアウトサイズは、縮小できるが、ワイヤボンディングされるデータパッド１２に関しては、ワイヤボンド装置の機械的制約をうけるため、データパッド１２−１及び１２−２間の距離を示すパッドピッチを狭めることができない。
この課題を解決するために、例えば、特許文献１の技術を利用することが提案されている。この特許文献１では、複数のデータパッド１２を外周側と内周側との２段構成にして、パッド形成領域１２Ｓの横幅を狭めることが考えられる。しかし、２段構成にした場合には、パッド形成領域１２Ｓの縦幅が倍増し、チップサイズが増大する。チップサイズを縮小するためには、データパッド１２と入出力制御回路１３との距離を縮めることが考えられる。
しかし、外周側のデータパッド１２と入出力制御回路１３との距離は余剰領域を利用して縮めることができるが、内周側のデータパッド１２と入出力制御回路１３との距離は、余剰領域がないため縮めることが困難であった。また、データパッド１２と入出力制御回路１３の距離が近いとデータパッド１２からのノイズの影響で、入出力制御回路１３の電気特性が劣化してしまうという課題があった。従って、前記の課題を解決することが困難であった。
本発明の半導体記憶装置は、略方形の基板上に配置され、データの格納を行う複数のメモリセルにより構成されたメモリアレイ部と、前記基板の外周の一辺の近傍に、その一辺に沿った第１の方向に配置された複数の第１のパッドと、前記１の方向と直交する第２の方向において前記複数の第１のパッドと重なるように前記複数の第１のパッドの内側に配置され、前記第１の方向に配置された複数の第２のパッドと、前記複数の第１のパッドの近傍にそれぞれ配置され、前記メモリアレイ部からの読出しデータを前記複数の第１のパッドへそれぞれ出力する複数の第１の出力トランジスタと、前記複数の第２のパッドの近傍にそれぞれ配置され、前記メモリアレイ部からの読出しデータを前記複数の第２のパッドへそれぞれ出力する複数の第２の出力トランジスタとを有している。
前記第１の出力トランジスタは、第１導電形の第１のトランジスタ及び第２導電形の第２のトランジスタからなる第１の相補形トランジスタで構成され、前記第２の出力トランジスタは、第１導電形の第３のトランジスタ及び第２導電形の第４のトランジスタからなる第２の相補形トランジスタで構成され、前記第１のトランジスタと前記第２のトランジスタは、前記第１のパッドに対して前記第２の方向において対向する位置に配置され、前記第３のトランジスタと前記第４のトランジスタは、前記第２のパッドに対して前記第２の方向において対向する位置に配置され、前記第２の方向に並んで配置された前記第１のパッドと前記第２のパッドとにそれぞれ前記読出しデータを出力する前記第１の出力トランジスタと前記第２の出力トランジスタとにおいて、前記第２のトランジスタと前記第４のトランジスタとは、前記第１のパッドと前記第２のパッドとの間に配置され、且つ、前記第１の方向に並んで配置されている。
本発明の半導体記憶装置によれば、第１のパッドと第２のパッドとの第２の方向における距離を、トランジスタ１つ分に抑えることが可能となるため、パッドと、パッドにメモリアレイ部からの読出しデータを出力する出力トランジスタとの配置面積を低減することが可能となり、チップサイズの縮小が可能になる。
半導体記憶装置では、基板上に配置され、データの格納を行うメモリアレイ部と、前記基板の外周の一辺に沿って配置された複数の第１のパッドと、前記複数の第１のパッドに沿って、その内側に配置された複数の第２のパッドと、前記複数の第１のパッドの近傍にそれぞれ配置された複数の第１のトランジスタと、前記複数の第１のパッドに対して、前記複数の第１のトランジスタと対向する位置に配置された複数の第２のトランジスタと、前記複数の第２のパッドの近傍にそれぞれ配置された複数の第３のトランジスタと、前記複数の第３のパッドに対して、前記複数の第２のトランジスタと対向する位置に配置された複数の第４のトランジスタとを有している。
（実施例１の構成）
図１（ａ），（ｂ）は、本発明の実施例１における半導体記憶装置を示す概略のレイアウト図であり、同図（ａ）は、半導体記憶装置全体を示す図、及び、同図（ｂ）は、Ｘ部分の拡大図である。
この半導体記憶装置は、例えば、ＤＲＡＭで構成され、全体がチップ状をなし、略方形の基板２０を有している。基板２０上には、データの格納を行うメモリアレイ部２１が、外周の一辺の近傍に配置されている。このメモリアレイ部２１は、略方形で、データが格納されるメモリセルブロック２１ａ（＝２１ａ−１〜２１ａ−ｎ）と、アドレス情報に基づいて、メモリセルブロック２１ａを選択するサブアレイブロック２１ｂ（＝２１ｂ−１〜２１ｂ−ｎ）とで構成されている。
サブアレイブロック２１ｂは、内部構造の図示は省略するが、行アドレス情報に基づいて、メモリセルブロック２１ａを選択する行アドレスデコーダと、列アドレス情報に基づいて、メモリセルブロック２１ａを選択する列アドレスデコーダと、メモリセルブロック２１ａに格納されたデータを論理レベルに増幅して出力するセンスアンプ等を有している。更に、サブアレイブロック２１ｂは、データの送信を行うための信号配線２６を介して、メモリアレイ部２１に沿って配置された複数の入出力制御回路３０（＝３０−１〜３０−ｎ）と接続されている。
複数の入出力制御回路３０は、入力されたデータを制御して、メモリアレイ部１１へ書込み、メモリアレイ部１１から、読出したデータを制御して出力する回路である。複数の入出力制御回路３０には、信号配線２５を介して、第１のパッド（例えば、データパッド）２２ａ（＝２２ａ−１〜２２ａ−ｎ）と、第２のパッド（例えば、データパッド）２２ｂ（＝２２ｂ−１〜２２ｂ−ｎ）とが接続され、電源配線２７を介して、電源パッド２３−１，２３−２が接続されている。
複数のデータパッド２２ａは、メモリアレイ部２１に対向した一辺の近傍に、その一辺に沿って配置され、ワイヤボンディングのボンディング位置に余裕をもたせるために略長方形の形状をしている。複数のデータパッド２２ａは、第１のトランジスタ（例えば、ＰＭＯＳ）２７ａ（＝２７ａ−１〜２７ａ−ｎ）、第２のトランジスタ（例えば、ＮＭＯＳ）２８ａ（＝２８ａ−１〜２８ａ−ｎ）と信号配線２５を介して接続され、図示されていない半導体記憶装置を制御する外部回路に対して、データワイヤ２４を介して、データの入出力を行う端子である。
複数のデータパッド２２ｂは、複数のデータパッド２１ａに沿って、その内側に配置され、略正方形で、図示されていない半導体記憶装置を制御する外部回路に対して、データワイヤ２４を介して、データの入出力を行うものである。この複数のデータパッド２２ｂには、第３のトランジスタ（例えば、ＰＭＯＳ）２７ｂ（＝２７ｂ−１〜２７ｂ−ｎ）と、第４のトランジスタ（例えば、ＮＭＯＳ）２８ｂ（＝２８ｂ−１〜２８ｂ−ｎ）とが信号配線２５を介して接続されている。
ＮＭＯＳ２８ａ，２８ｂは、データパッド２２ａ，２２ｂの間に配置され、信号配線２５と接続され、データを出力するための素子である。
ＰＭＯＳ２７ａ，２７ｂは、データパッド２２ａ，２２ｂの近傍に、データパッド２２ａ，２２ｂに対して、ＮＭＯＳ２８ａ，２８ｂに対向する位置に配置され、ＮＭＯＳ２８ａ，２８ｂは、信号配線２５と接続され、データを出力するための素子である。ＰＭＯＳ２７ａ，２７ｂは、ＮＭＯＳ２８ａ，２８ｂと同一の電圧で駆動するために、チャネル長が広くなるので、ＮＭＯＳ２８ａ，２８ｂよりも形状が大きい。
電源パッド２３−１，２３−２は、外部電源からの電源の供給を受ける端子であり、略方形で、複数のデータパッド２２ａの近傍の一辺に沿って配置されている。この電源パッド２３−１，２３−２には、電源ワイヤ２８を介して、図示されていない外部電源の電源電圧端子ＶＤＤ，ＶＳＳが接続されている。
図３（ａ），（ｂ）は、図１中の入出力制御回路３０を示す図であり、同図（ａ）は、入出力制御回路３０の概略の回路構成を示す図、及び、同図（ｂ）は、入出力制御回路３０の概略のレイアウトを示す図である。
入出力制御回路３０は、制御信号を出力する制御回路３３を有している。この制御回路３３は、入力バッファ３１、ライトドライバ３２、リードアンプ３４及び出力バッファ３５が接続され、入出力制御回路３０の中央に配置されている。入力バッファ３１は、制御信号に基づき、データパッド２２ａから入力されたデータを保持する回路であり、出力側にライトドライバ３２が接続され、データパッド２２ａ側に配置されている。ライトドライバ３２は、制御信号に基づき、入力バッファ３１に保持されているデータを駆動して、メモリアレイ部２１に書き込む回路であり、入力バッファ３１とメモリアレイ部３２との間に配置されている。
リードアンプ３４は、制御信号に基づき、メモリアレイ部２１に格納されたデータを読取り、増幅して出力する回路であり、出力側に出力バッファ３５が接続され、入力バッファ３１に対向する位置に配置されている。出力バッファ３５は、制御信号に基づき、メモリアレイ部２１から読み出されたデータを保持する回路であり、出力側にＰＭＯＳ２７ａ、ＰＭＯＳ２７ｂ、ＮＭＯＳ２８ａ及びＮＭＯＳ２８ｂが接続され、ライトドライバ３２に対向する位置に配置されている。
（実施例１の動作）
図示されていない半導体記憶装置を制御する外部回路から、データが複数のデータパッド２２ａ，２２ｂを介して、複数の入出力制御回路３０へ入力される。入力されたデータは、制御信号に基づき、入力バッファ３１に保持される。保持されたデータは、制御信号に基づき、ライトドライバ３２によって駆動され、メモリアレイ部２１へ出力される。出力されたデータは、アドレス情報に基づき、メモリアレイ部２１内の行アドレスデコーダ及び列アドレスデコーダによって選択されたメモリセルブロック２１ａに書き込まれ、格納される。
格納されたデータは、制御信号に基づき、リードアンプ３４によって増幅され読取られる。読取られたデータは、制御信号に基づき、出力バッファ３５に保持される。保持されたデータは、制御信号に基づき、ＰＭＯＳ２７ａ、ＰＭＯＳ２７ｂ、ＮＭＯＳ２８ａ及びＮＭＯＳ２８ｂへ出力される。出力されたデータは、データが“Ｌ”のときにＰＭＯＳ２７ａ，２７ｂがオン状態になり、データパッド２２ａ，２２ｂへ出力される。データが“Ｈ”のときには、ＮＭＯＳ２８ａ，２８ｂがオン状態になり、出力されない。
（実施例１の効果）
本実施例１の半導体記憶装置によれば、複数のデータパッド３１ａに沿って、その内側にデータの入出力を行う複数のデータパッド３１ｂを配置し、データパッド３１ａ，３１ｂの近傍にＰＭＯＳ３６ａ，ＰＭＯＳ３６ｂ，ＮＭＯＳ３７ａ及びＮＭＯＳ３７ｂを配置したので、次の（Ａ）〜（Ｄ）のような効果がある。
（Ａ） データパッド２７ａ，２７ｂのパッド形成領域の横幅を狭めることが出来る。従って、余剰領域がなくなり、チップサイズの縮小が可能になる。
（Ｂ） 複数のデータパッド２２ａと複数のデータパッド２２ｂとのパッド間にＮＭＯＳ２８ａ，２８ｂを配置したので、複数のデータパッド２２ａと複数のデータパッド２２ｂとのパッド間の余剰領域がなくなり、複数のデータパッド２２ａと入出力制御回路３０のパッドピッチが狭まり、チップサイズが縮小できる。
（Ｃ） 入出力制御回路３０とメモリアレイ部３５との配線が短くなり、配線の抵抗値が低くなることで、データ転送の高速化が可能になる。
（Ｄ） ＰＭＯＳ３６ａ、ＰＭＯＳ３６ｂ、ＮＭＯＳ３７ａ及びＮＭＯＳ３７ｂを入出力制御回路３０から分離して配置したので、ノイズの影響を低減できる。
（実施例２の構成）
図４は、本発明の実施例２における半導体記憶装置を示す概略のレイアウト図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
この半導体記憶装置は、例えば、ＤＲＡＭで構成され、全体がチップ状をなし、実施例１の基板２０と異なる基板２０Ａを有している。基板２０Ａは、実施例１との相違点として、電源パッド２３−１，２３−２に代えて複数の電源パッド４１ａ（＝４１ａ−１〜４１ａ−ｎ）と、複数の電源パッド４１ｂ（＝４１ｂ−１〜４１ｂ−ｎ）とが設けられ、更に、複数の静電気放電保護素子（以下「ＥＳＤ」という。）４２ａ（＝４２ａ−１〜４２ａ−ｎ）と、ＥＳＤ４２ｂ（＝４２ｂ−１〜４２ｂ−ｎ）と、ＥＳＤ４３ａ（＝４３ａ−１〜４３ａ−ｎ）と、ＥＳＤ４３ｂ（＝４３ｂ−１〜４３ｂ−ｎ）とが設けられている。
複数の電源パッド４１ａは、各パッド間にデータパッド３１ａを二つ配置するように配置され、ワイヤボンディングのボンディング位置に余裕をもたせるために略長方形の形状をしている。この電源パッド４１ａは、外部電源からの電源の供給を受ける端子であり、電源ワイヤ２８を介して、図示されていない外部電源の電源電圧端子と接続されると共に、ＰＭＯＳ３６ａ、ＮＭＯＳ３７ａ、ＥＳＤ４２ａ及び入出力制御回路３２と接続されている。
複数の電源パッド４１ｂは、各パッド間にデータパッド３１ｂを二つ配置し、複数の電源パッド４１ａに対して、その配置方向に１パッド分ずれて配置され、略正方形の形状をしている。この電源パッド４１ｂは、外部電源からの電源の供給を受ける端子であり、電源ワイヤ２８を介して、図示されていない外部電源の電源電圧端子と接続されると共に、ＰＭＯＳ３６ｂ、ＮＭＯＳ３７ｂ、ＥＳＤ４２ｂ及び入出力制御回路３２と接続されている。
ＥＳＤ４２ａ，４２ｂは、電源パッド４１ａ，４２ｂの近傍に配置され、静電気から半導体記憶装置を保護する素子である。ＥＳＤ４３ａ，４３ｂは、データパッド３１ａ，３１ｂの近傍に配置され、データパッド３１ａ，３１ｂと接続され、静電気から半導体記憶装置を保護する素子である。
（実施例２の動作）
本実施例２の半導体記憶装置の動作は、実施例１の半導体記憶装置の動作と同様である。
（実施例２の効果）
本実施例２の半導体記憶装置によれば、複数のデータパッド３１ａ，３１ｂのパッド間に複数の電源パッド４１ａ，４２ｂを配置し、ＥＳＤ４２ａ，４２ｂ，４３ａ，４３ｂを設けたので、実施例１の効果に加えて、以下のような効果がある。
同一方向に、電源ワイヤ２８、データワイヤ２４、データワイヤ２４、電源ワイヤ２８という形で引き出されることで、データ間の相互インダクタンスを減らすことができ、逆データ出力時のインダクタンスによる出力なまりを減らす効果がある。
また、ＥＳＤ４２ａ，４２ｂ，４３ａ，４３ｂを設けることで、静電気から半導体装置を保護できる。
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（５）のようなものがある。
（１） 実施例１、２では、ＤＲＡＭを例として説明したが、スタティックランダムア
クセスメモリ等の半導体記憶装置にも適用できる。
（２） 実施例１、２では、データパッド３１ａ，３１ｂ及び電源パッド４１ａ，４１
ｂの形状は、長方形または正方形であったが、略方形の形状であればよい。
（３） 実施例１、２では、データパッド３１ａ，３１ｂが配置された一辺の対辺の近
傍に無接続のボンディングダミーパッドを配置してもよい。ボンディングダミーパッドにボンディングを実施することにより、ボンディング時にチップが傾くのを防止することが出来る。
（４） 実施例１、２では、出力用のトランジスタとして、ＰＭＯＳ３６ａ、ＰＭＯＳ３６ｂ、ＮＭＯＳ３７ａ及びＮＭＯＳ３７ｂを使用したが、ＣＭＯＳを使ってもよい。
（５） 実施例２では、複数の電源パッド４１ｂは、複数の電源パッド４１ａの配置方向に対して１パッド分ずれて配置されているが、逆方向にずれてもよい。
本発明の実施例１における半導体記憶装置を示す概略のレイアウト図である。 従来の半導体記憶装置の例を示す概略のレイアウト図である。 図１中の入出力制御回路３０を示す図である。 本発明の実施例２における半導体記憶装置を示す概略のレイアウト図である。
符号の説明
１０，２０ 基板
１１，２１ メモリアレイ部
１２，２２ａ，２２ｂ データパッド
１３，３０ 入出力制御回路
１４，２３，４１ａ，４１ｂ 電源パッド
２７ａ，２７ｂ ＰＭＯＳ
２８ａ，２８ｂ ＮＭＯＳ

Claims (6)

  1. 略方形の基板上に配置され、データの格納を行う複数のメモリセルにより構成されたメモリアレイ部と、
    前記基板の外周の一辺の近傍に、その一辺に沿った第１の方向に配置された複数の第１のパッドと、
    前記１の方向と直交する第２の方向において前記複数の第１のパッドと重なるように前記複数の第１のパッドの内側に配置され、前記第１の方向に配置された複数の第２のパッドと、
    前記複数の第１のパッドの近傍にそれぞれ配置され、前記メモリアレイ部からの読出しデータを前記複数の第１のパッドへそれぞれ出力する複数の第１の出力トランジスタと、
    前記複数の第２のパッドの近傍にそれぞれ配置され、前記メモリアレイ部からの読出しデータを前記複数の第２のパッドへそれぞれ出力する複数の第２の出力トランジスタとを有し、
    前記第１の出力トランジスタは、第１導電形の第１のトランジスタ及び第２導電形の第２のトランジスタからなる第１の相補形トランジスタで構成され、
    前記第２の出力トランジスタは、第１導電形の第３のトランジスタ及び第２導電形の第４のトランジスタからなる第２の相補形トランジスタで構成され、
    前記第１のトランジスタと前記第２のトランジスタは、前記第１のパッドに対して前記第２の方向において対向する位置に配置され、前記第３のトランジスタと前記第４のトランジスタは、前記第２のパッドに対して前記第２の方向において対向する位置に配置され、
    前記第２の方向に並んで配置された前記第１のパッドと前記第２のパッドとにそれぞれ前記読出しデータを出力する前記第１の出力トランジスタと前記第２の出力トランジスタとにおいて、前記第２のトランジスタと前記第４のトランジスタとは、前記第１のパッドと前記第２のパッドとの間に配置され、且つ、前記第１の方向に並んで配置されていることを特徴とする半導体記憶装置。
  2. 前記各第１のパッド及び前記各第２のパッドのサイズは、異なることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記複数の第２のパッドは、前記複数の第１のパッドの配置方向に対してずれて配置されていることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第１のパッドは、データ入出力用の第１のパッドであり、前記第２のパッドは、データ入出力用の第２のパッドであり、
    前記第２のパッドの内側に配置され、前記第１及び第２のパッドからの入力データにおける前記メモリアレイ部への書込みを制御し、前記メモリアレイ部からの読出しデータにおける前記第１及び第２の出力トランジスタへの出力を制御する複数の入出力制御回路を設けたことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記複数の第１のパッドにおける各第１のパッド間には、１つまたは複数の第１の電源パッドをそれぞれ配設し、且つ、前記複数の第２のパッドにおける各第２のパッド間には、１つまたは複数の第２の電源パッドをそれぞれ配設したことを特徴とする請求項１記載の半導体記憶装置。
  6. 前記第１のトランジスタと前記第３のトランジスタとはＰチャネル形ＭＯＳトランジスタであり、前記第２のトランジスタと第４のトランジスタとはＮチャネル形ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
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JP2011123955A (ja) * 2009-12-11 2011-06-23 Elpida Memory Inc 半導体システム
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages

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JP3130724B2 (ja) 1993-12-28 2001-01-31 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
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KR0145476B1 (ko) 1995-04-06 1998-08-17 김광호 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치
JPH1140754A (ja) * 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置
JP3493118B2 (ja) * 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
US7158397B2 (en) * 2002-08-02 2007-01-02 Unity Semiconductor Corporation Line drivers that fits within a specified line pitch
FR2843481B1 (fr) * 2002-08-08 2005-09-16 Soisic Memoire sur substrat du type silicium sur isolant
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
JP2006100436A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置

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