JP2011123955A - 半導体システム - Google Patents

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Abstract

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。
【選択図】図５

Description

本発明は半導体システムに関し、特に、複数の被制御チップとこれを制御する制御チップからなる半導体システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップ（一つのコアチップ当たり）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
しかしながら、この種の半導体装置は、コントローラからはあくまで１個のメモリチップとして認識される。このため、１つのインターフェースチップに対して複数のコアチップを割り当てる場合には、各コアチップに対する個別のアクセスをどのようにして行うかが問題となる。つまり、通常のマルチチップパッケージであれば、各メモリチップに設けられたチップ選択端子（／ＣＳ）を用いて、各メモリチップを個別に選択することができる。これに対し、上記の半導体装置においては、チップ選択端子が設けられているのはあくまでインターフェースチップであることから、チップ選択信号によって各コアチップを個別に選択することはできない。
この問題を解決する方法として、特許文献１においては、各コアチップにチップ識別番号を割り当てるとともに、インターフェースチップから各コアチップにチップ選択アドレスを共通に与えることによって、各コアチップの個別選択を実現している。
上述の特許文献１には、コアチップ（ＤＲＡＭチップ）が５層に積層され、その上部にインターフェースチップが積層され、各チップが貫通電極を介して接続された構造が開示されている。このようなチップ積層型半導体装置は、個々のチップを作製し、チップの欠陥の有無を検査した後、それらを積層してパッケージングすることにより完成させるものである。
ところで、コアチップの不良は各チップの組み立て後の検査において見つかることがある。この場合、残りのコアチップ及びインターフェースチップは正常に動作するものであることから、必ずしも全体を廃棄する必要はない。そこで、一部のコアチップに欠陥があったとしても半導体装置自体を欠陥とするのではなく、欠陥のあるコアチップだけを使用停止にし、正常なコアチップのみを動作させるいわゆるパーシャル品とすることで、良品チップを救済する方法が求められている。チップ積層型半導体装置に関するものではないが、いわゆるパーシャル品として使用する技術は特許文献２，３に記載されている。
特開２００７−１５７２６６号公報 特開平９−１２８９９５号公報 特開平９−１６１４９７号公報
しかしながら、特許文献２，３に記載された方法では、不使用エリアに対しても内部電源発生回路の出力が供給される。このため、内部電源発生回路自体が無駄な電力を消費するとともに、不使用エリアにおいてもリーク電流が発生するという問題があった。このような問題は、チップ積層型半導体装置に限らず、複数の被制御チップとこれを制御する制御チップからなる半導体システム全般において生じる問題である。
本発明による半導体システムは、内部電源発生回路を其々有する複数の被制御チップと、前記複数の被制御チップを制御する制御チップと、を備えた半導体システムであって、前記制御チップは前記複数の被制御チップの不使用チップ情報を保持する不使用チップ情報保持回路を備え、前記複数の被制御チップは其々対応する前記不使用チップ情報を前記不使用チップ情報保持回路から受け、該不使用チップ情報が不使用状態を示すときには前記内部電源発生回路を非活性とし、使用状態を示すときには前記内部電源発生回路を活性とすることを特徴とする。
本発明によれば、不使用となる被制御チップについては、対応する内部電源発生回路が非活性となることから、当該内部電源発生回路自体の無駄な電力消費が削減されるとともに、不使用となる被制御チップにおいて発生するリーク電流が削減される。これにより、不使用となる被制御チップの数に応じて半導体システムの全体的な消費電力を削減することが可能となる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体装置１０の回路構成を示すブロック図である。 内部電源発生回路４０，７０に関連する要素を抜き出してより詳細に示す図である。 内部電源発生回路７０ｄの回路図である。 内部電源発生回路７０ｂの回路図である。 電源投入時における内部電圧の変化の一例を示す波形図である。 コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。 層アドレス発生回路４６の構成の一例を示す回路図である。 不良チップがない場合における層アドレスの割り付けの一例を示す模式図である。 不良チップがある場合における層アドレスの割り付けの一例を示す模式図である。 不良チップがある場合における層アドレスの割り付けの他の例を示す模式図である。 層アドレス比較回路４７の構成を示す回路図である。 （ａ）は半導体システム２００の構成を示す図であり、（ｂ）は半導体システム３００の構成を示す図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不使用チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。換言すれば、インターフェースチップＩＦと外部との間で同時に入出力する単位外部データのビット数よりも、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間で同時に入出力する単位内部データのビット数の方が多い。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。また、電源端子１７ａ，１７ｂより供給された電源電位ＶＤＤ，ＶＳＳは、内部電源発生回路４０にも供給される。内部電源発生回路４０については後述する。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不使用チップ情報保持回路３３が設けられている。不使用チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不使用チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不使用チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップアドレス比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報／第３のチップアドレス）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別番号／第２のチップアドレス）とを比較することにより行われる。
層アドレス発生回路（チップアドレス発生回路）４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に層アドレスである第１のチップアドレスの初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２層目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不使用チップ情報保持回路３３から不使用チップ信号ＤＥＦが供給される。不使用チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不使用チップ信号ＤＥＦを供給することができる。不使用チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不使用チップ信号ＤＥＦは層アドレス比較回路４７にも供給されており、不使用チップ信号ＤＥＦが活性化している場合には層アドレスの比較結果を強制的に不一致に設定する。層アドレス比較回路４７の出力はコントロールロジック回路６３に供給されるが、一致信号が出力されなければコントロールロジック回路は活性化しないので、不一致の場合にはコントロールロジック回路６３の動作は停止している。つまり、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
層アドレス比較回路４７には、ＴＳＶ１を介してパーシャル信号も供給される。パーシャル信号は不使用チップ情報保持回路３３から供給されるが、パーシャル信号を供給する専用回路を設けても構わない。パーシャル信号は、図２（ａ）に示すタイプのＴＳＶ１を用いてすべてのコアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に共通のパーシャル信号を供給することができる。パーシャル信号は、コアチップＣＣ０〜ＣＣ７の少なくとも１つが不良チップであるため半導体装置１０をパーシャル品として使用する場合に活性化される信号であり、これが活性化している場合、層アドレス比較回路４７において比較される層アドレスのビット数は２ビットとなり、パーシャル品に対応した層アドレス数に切り替わる。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。内部電源発生回路７０の詳細については後述する。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
図５は、本実施形態による半導体装置１０のうち、内部電源発生回路４０，７０に関連する要素を抜き出してより詳細に示す図である。
図５に示すように、インターフェースチップＩＦに設けられた内部電源発生回路４０は、内部電圧ＶＰＥＲＩを発生する内部電源発生回路４０ａと、内部電圧ＶＰＰを発生する内部電源発生回路４０ｂとを含んでいる。内部電圧ＶＰＥＲＩは、インターフェースチップＩＦに含まれるほとんどの回路の動作電源として用いられる内部電圧であり、本実施形態ではＶＰＥＲＩ≒ＶＤＤに設定される。一方、内部電圧ＶＰＰは、外部電圧ＶＤＤを昇圧した内部電圧であり（ＶＰＰ＞ＶＤＤ）、昇圧回路４０ｃに供給される。昇圧回路４０ｃは、内部電圧ＶＰＰをさらに昇圧してスーパーボルテージＳＶＴを生成する回路であり、生成されたスーパーボルテージＳＶＴ（＞ＶＰＰ）は、不使用チップ情報保持回路３３に供給される。
不使用チップ情報保持回路３３はヒューズ回路部３３ａ及び論理回路部３３ｂを含んでおり、スーパーボルテージＳＶＴがヒューズ回路部３３ａに対する書き込み電圧として用いられる。ヒューズ回路部３３ａに書き込まれる情報は、アセンブリ後に発見された不良コアチップを示す不使用チップ信号ＤＥＦである。ヒューズ回路部３３ａに対する書き込み動作はアセンブリ後の動作試験時において行われる。動作試験時においてはテスト信号ＴＥＳＴが活性化し、これが内部電源発生回路４０ｂに供給されることにより、内部電圧ＶＰＰが生成される。したがって、通常動作時においては内部電圧ＶＰＰが生成されず、内部電源発生回路４０ｂによる電力消費はほとんど生じない。
ヒューズ回路部３３ａに書き込まれた不使用チップ信号ＤＥＦは、論理回路部３３ｂ及び図２（ｃ）に示すタイプのＴＳＶ３を介して、対応するコアチップＣＣ０〜ＣＣ７に供給される。不使用チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不使用チップ信号ＤＥＦ０〜ＤＥＦ７が供給される。尚、不使用チップ信号ＤＥＦ０〜ＤＥＦ７にそれぞれ対応するヒューズ素子を用いる場合には、ヒューズ回路部３３ａの出力がそのまま不使用チップ信号ＤＥＦ０〜ＤＥＦ７となることから、この場合、論理回路部３３ｂを省略可能である。
また、図５に示すように、コアチップＣＣ０〜ＣＣ７に設けられた内部電源発生回路７０は、内部電圧ＶＰＥＲＩを発生する内部電源発生回路７０ａ，７０ｂと、内部電圧ＶＰＰを発生する内部電源発生回路７０ｃと、内部電圧ＶＡＲＹを発生する内部電源発生回路７０ｄとを含んでいる。既に説明したとおり、内部電圧ＶＰＥＲＩは各種周辺回路の動作電源として用いる内部電圧であり、内部電圧ＶＰＰはワード線ＷＬの駆動電圧であり、内部電圧ＶＡＲＹはメモリセルアレイ５０のアレイ電圧である。内部電源発生回路７０ａ，７０ｂが生成する内部電圧ＶＰＥＲＩは同じ電圧レベルであるが、特に区別する必要がある場合には、内部電源発生回路７０ａの出力を内部電圧ＶＰＥＲＩａと表記する。
これら内部電源発生回路７０ａ〜７０ｄは、いずれもＴＳＶ１を介してインターフェースチップＩＦより供給される外部電圧ＶＤＤ及びＧＮＤを受けて当該内部電圧を生成する回路であり、生成された内部電圧は当該コアチップＣＣ０〜ＣＣ７内においてのみ用いられる。つまり、各コアチップＣＣ０〜ＣＣ７にて生成された内部電圧は互いに電気的に分離されており、複数のコアチップ間で共有されることはない。
内部電源発生回路７０ａは、層アドレス発生回路４６及びバッファＢ３に内部電圧ＶＰＥＲＩを供給する回路であり、電源が投入されると常時活性化される。層アドレス発生回路４６は当該コアチップＣＣ０〜ＣＣ７の層アドレスを生成する回路であり、バッファＢ３は、ＴＳＶ３を介して供給された不使用チップ信号ＤＥＦをバッファリングして層アドレス発生回路４６に供給する回路である。これらの回路は、当該コアチップＣＣ０〜ＣＣ７が正常なチップであるか不良チップであるかにかかわらず動作を行う必要があることから、内部電源発生回路７０ａによって常に内部電圧ＶＰＥＲＩが供給される。
これに対し、内部電源発生回路７０ｂ〜７０ｄは、対応する不使用チップ信号ＤＥＦに基づいて活性又は非活性となる。具体的には、不使用チップ情報ＤＥＦが当該コアチップＣＣ０〜ＣＣ７の不使用状態を示している場合（活性化している場合）には内部電源発生回路７０ｂ〜７０ｄを非活性とし、逆に、不使用チップ情報ＤＥＦが当該コアチップＣＣ０〜ＣＣ７の使用状態を示している場合（非活性化している場合）には内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップ信号ＤＥＦが活性化しているコアチップＣＣ０〜ＣＣ７においては、層アドレス発生回路４６及びバッファＢ３以外の回路、例えば、メモリセルアレイ５０、ロウデコーダ５１、カラムデコーダ５２、センス回路５３などに動作電源が供給されなくなる。非活性化された内部電源発生回路７０ｂ〜７０ｄの出力はグランドレベルに固定される。
図６は、内部電源発生回路７０ｄの回路図である。
図６に示す内部電源発生回路７０ｄは、基準電位ＶＲＥＦ１を生成する抵抗分割回路１００と、基準電位ＶＲＥＦ１を受ける差動回路１１０と、差動回路１１０の出力に基づいて内部電圧ＶＡＲＹを発生するＮチャンネル型のドライバトランジスタ１２０とを備えている。また、抵抗分割回路１００にはＰチャンネル型ＭＯＳトランジスタ１３１が直列接続されており、そのゲート電極には不使用チップ信号ＤＥＦが供給される。さらに、差動回路１１０とドライバトランジスタ１２０との間には、インバータ１３２及びＡＮＤゲート１３３からなる論理回路が設けられている。さらに、ドライバトランジスタ１２０の出力端とグランドとの間にはＮチャンネル型ＭＯＳトランジスタ１３４が接続されており、そのゲート電極には不使用チップ信号ＤＥＦが供給されている。
かかる構成により、不使用チップ信号ＤＥＦがローレベル（非活性状態）である場合には、トランジスタ１３１はオン、トランジスタ１３４はオフになるとともに、ＡＮＤゲート１３３によってドライバトランジスタ１２０のゲート信号が遮断されないことから、内部電源発生回路７０ｄは内部電圧ＶＡＲＹを発生する。これに対し、不使用チップ信号ＤＥＦがハイレベル（活性状態）である場合には、トランジスタ１３１はオフ、トランジスタ１３４はオンになるとともに、ＡＮＤゲート１３３の出力がローレベルとなることから、内部電源発生回路７０ｄの動作は停止し、その出力はグランドレベルに固定される。これにより、僅かなリーク電流を除き内部電源発生回路７０ｄは電力をほとんど消費しなくなる。さらに、内部電圧ＶＡＲＹを使用する回路（メモリセルアレイ５０など）にも電力供給されなくなることから、これらの回路における消費電力はほぼゼロとなる。つまり、内部電圧ＶＡＲＹを使用する回路内の全ての素子は、基板電位、ソース、ドレイン全てがグランドレベルとなるため、リーク電流が発生しなくなる。唯一、リーク電流を流す回路は内部電源発生回路７０ｄであるが、内部電圧ＶＡＲＹを使用する全素子と比べて、内部電源発生回路７０ｄの素子数及びサイズは非常に限られていることから、リーク電流の低減効果は極めて大きい。
図７は、内部電源発生回路７０ｂの回路図である。
図７に示す内部電源発生回路７０ｂは、不使用チップ信号ＤＥＦのレベルをＶＰＰレベルに変換するレベル変換回路１４０と、レベル変換回路１４０の出力に基づいて内部電圧ＶＰＥＲＩを発生するＮチャンネル型のドライバトランジスタ１４１と、ドライバトランジスタ１４１の出力端とグランドとの間に接続されたＮチャンネル型ＭＯＳトランジスタ１４２とを備えている。図７において、ゲート電極を太く表記しているトランジスタは、ゲート絶縁膜の膜厚が相対的に厚い高耐圧トランジスタであることを意味する。
かかる構成により、不使用チップ信号ＤＥＦがローレベル（非活性状態）である場合には、トランジスタ１４１はオン、トランジスタ１４２はオフとなることから、内部電源発生回路７０ｂは内部電圧ＶＰＥＲＩを発生する。これに対し、不使用チップ信号ＤＥＦがハイレベル（活性状態）である場合には、トランジスタ１４１はオフ、トランジスタ１４２はオンとなることから、内部電源発生回路７０ｂの動作は停止し、その出力はグランドレベルに固定される。この点、図６に示した内部電源発生回路７０ｄと同様である。
尚、内部電源発生回路７０ｂ〜７０ｄの回路構成については、対応する不使用チップ信号ＤＥＦに基づいて活性／非活性が制御される限り、特に限定されるものではない。但し、図６及び図７に示す例のように、不使用チップ信号ＤＥＦが活性化している場合には、その出力をグランドレベルに固定することが好ましい。その理由は上述の通りであり、当該内部電圧を利用する各種回路におけるリーク電流を低減するためである。
図８は、電源投入時における内部電圧の変化の一例を示す波形図であり、コアチップＣＣ５，ＣＣ７が不良チップである場合を示している。
本例ではコアチップＣＣ５，ＣＣ７が不良チップであることから、外部電圧ＶＤＤが投入されると、対応する不使用チップ信号ＤＥＦ５，ＤＥＦ７がハイレベルに変化する。他の不使用チップ信号ＤＥＦ０〜４，６についてはローレベルを維持する。これにより、コアチップＣＣ５，ＣＣ７内においては内部電圧ＶＰＥＲＩが生成されず、そのレベルはグランドに固定される。他のコアチップＣＣ０〜４，６内においては内部電圧ＶＰＥＲＩが正しく生成される。一方、内部電源発生回路７０ａについては、不良のあるコアチップＣＣ５，ＣＣ７を含む全てのコアチップＣＣ０〜ＣＣ７において活性化されるため、層アドレス発生回路４６及びバッファＢ３に供給される内部電圧ＶＰＥＲＩａについては全てのコアチップＣＣ０〜ＣＣ７において正しく生成される。
このように、本実施形態においては、不使用となるコアチップＣＣ０〜ＣＣ７内においては、内部電源発生回路７０ｂ〜７０ｄが非活性化されることから、これら内部電源発生回路７０ｂ〜７０ｄによる消費電力が削減されるばかりでなく、その出力である内部電圧を使用する各種回路のリーク電流を削減することも可能となる。
以上、不良のあるコアチップを不使用チップとして取り扱う場合を例に説明したが、不使用チップが不良チップであることは必須でなく、正常なチップを敢えて不使用チップとして取り扱っても構わない。以下、正常なチップを不使用チップとして取り扱うケースについて説明する。
図９は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。また、図１０は、層アドレス発生回路４６の構成の一例を示す回路図である。
図９に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路（チップアドレス発生回路）４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して従属接続されている。層アドレス発生回路４６には、層アドレス出力回路４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
図１０に示すように、層アドレス出力回路４６ａは、３ビットの層アドレス（チップ識別番号）ＬＩＤを出力する論理回路であり、図４に示すパワーオン検出回路７１から供給されるパワーオン・リセット信号ＰＯＮがハイレベルになると、層アドレス出力回路４６ａがリセットされ、すべてのコアチップのチップ識別番号は（０，０，０）にリセットされる。その後、パワーオン・リセット信号ＰＯＮがローレベルに戻ると、外部から第１のチップアドレスである層アドレスＬＩＤ（Ｂ２，Ｂ１，Ｂ０）が取り込まれる。本実施形態において、層アドレスＬＩＤ（Ｂ２，Ｂ１，Ｂ０）は１つ上の層のコアチップから供給されるが、最上層のコアチップＣＣ０の場合、それよりも上層のコアチップが存在しないため、層アドレス入力端子はオープンである。
層アドレス出力回路４６ａにはカウントイネーブル信号ＣＯＵＮＴＥも取り込まれる。最上層のコアチップＣＣ０のカウントイネーブル信号ＣＯＵＮＴＥはローレベル（オープン）、それ以外の層のコアチップのカウントイネーブル信号ＣＯＵＮＴＥはハイレベル（ＶＰＥＲＩ）に設定される。そのため、最上層のコアチップＣＣ０の場合には、外部からの層アドレスＬＩＤ（Ｂ２，Ｂ１，Ｂ０）の値に拘わらず、層アドレス出力回路４６ａ内のＮＡＮＤゲートに入力されるカウントイネーブル信号ＣＯＵＮＴＥによって強制的に（０，０，０）が出力される。また、それ以外の層の場合には、外部からの層アドレスＬＩＤ（Ｂ２，Ｂ１，Ｂ０）は層アドレス出力回路４６ａ内のＮＡＮＤゲートをそのまま通過する。こうして層アドレス出力回路４６ａから出力された層アドレスＬＩＤ（ＢＣ０，ＢＣ１，ＢＣ２）は、自己のコアチップの層アドレス（第２のチップアドレス）として採用され、層アドレス比較回路４７に供給される。
次に、インクリメント回路４６ｂは、自己のコアチップの層アドレスＬＩＤ（ＢＣ２，ＢＣ１，ＢＣ０）をインクリメントした値を出力する。最上層のコアチップＣＣ０のインクリメント回路４６ｂは、層アドレス出力回路４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメントした値（０，０，１）を生成し、この値（Ｓ０，Ｓ１，Ｓ２）が転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスとして採用される。
コアチップＣＣ１においても、層アドレス出力回路４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレス出力回路４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
以上の説明は、すべてのコアチップが良品である場合を想定しているが、不良チップがある場合には不良チップを使用停止にし、正常なコアチップを救済するいわゆるパーシャル品とする必要がある。この場合の層アドレス設定は以下の通りである。
図９に示すように、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不使用チップ情報保持回路３３から不使用チップ信号ＤＥＦが供給される。不使用チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不使用チップ信号ＤＥＦの対応するビットが活性化しているコアチップは、不良チップか或いは不良チップに合わせて意図的に不使用にされるチップである。
既に説明したように、不使用チップ信号ＤＥＦの対応するビットが活性化していないコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤを下層のコアチップに転送する。したがって、図１１に示すように、不使用チップ信号ＤＥＦの全ビットが非活性の場合には、最上層から最下層までのコアチップＣＣ０〜ＣＣ７に対して、（０，０，０）から（１，１，１）までの層アドレスが順に割り当てられる。
一方、不使用チップ信号ＤＥＦの対応するビットが活性化しているコアチップの転送回路４６ｃは、インクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、不使用チップに対する層アドレスＬＩＤの割り付けはスキップされ、不使用チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは、固定アドレスではなく、不使用チップ信号ＤＥＦに応じて変化する可変アドレスである。尚、不使用チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不使用チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
正常に動作しない不良チップは当然に不使用チップとして選択されるが、正常に動作する良品チップのいくつかもアドレス制御上の理由から不使用チップとして選択される。具体的には、層アドレスを３ビットではなく２ビットに変更し、３本ある層アドレス選択線のうちの１本を不使用にすることで、層アドレス制御を容易にするものである。この場合、本実施形態による半導体装置１０を４ＧＢのパーシャル品として提供することができる。
例えば、最上層（１層目）のコアチップＣＣ０が不良であり、この層に加えて２層目〜４層目ＣＣ１〜ＣＣ４のコアチップを不使用チップとして選択する場合、図１２に示すように、１〜５層目のコアチップＣＣ０〜ＣＣ４の層アドレスＬＩＤはすべて（０，０，０）となり、６層目から８層目までのコアチップＣＣ５〜ＣＣ７には、（０，０，１）から（０，１，１）の層アドレスが順に割り当てられることになる。
また、最上層（１層目）と４層目のコアチップＣＣ０，ＣＣ３が不良チップであり、これらの層に加えて６層目と８層目のコアチップＣＣ５，ＣＣ７を不使用チップとして選択する場合、図１３に示すように、最上層及び２層目のコアチップＣＣ０，ＣＣ１の層アドレスＬＩＤは（０，０，０）、３層目のコアチップＣＣ２の層アドレスは（０，０，１）、４層目及び５層目の層アドレスＬＩＤは（０，１，０）、６層目及び７層目のＬＩＤは（０，１，０）、８層目までのＬＩＤは（０，１，１）となる。
正常なコアチップのどれを不使用チップにするかは自由に決定することができるが、いくつかの好ましい決定方法が考えられる。一つの方法は、ＴＳＶの救済効率やＴＳＶの抵抗を考慮して、インターフェースチップＩＦから最も遠いコアチップＣＣから順に不使用チップとする方法である。例えば、１〜4層目のコアチップＣＣ０〜ＣＣ３のいずれか１つが不良チップである場合に、当該不良チップを含む１〜4層目のコアチップＣＣ０〜ＣＣ３すべてを不使用チップとし、５〜８層目のコアチップのいずれか１つが不良チップである場合に、当該不良チップに加えて１〜３層目のコアチップＣＣ０〜ＣＣ２を不使用チップとする。他の方法としては、不使用チップが連続して積層されることがないように、使用チップ間に不使用チップを挿入する方法である。例えば、８層のコアチップのうちの１つが不良チップであり、この不良チップが偶数層にある場合、偶数層のコアチップすべてを不使用チップとし、奇数層のコアチップすべてを使用チップとする。このようにすることで、活性化されたチップ間の距離が離れることから、チップ温度の上昇が抑制される。さらには、上記二つの方法の組み合わせることも可能である。
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路（チップアドレス比較回路）４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤ（チップ識別番号）と、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部（チップ選択情報）ＳＥＬとを比較する回路である。アドレス信号は、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。
図１４は、層アドレス比較回路４７の構成を示す回路図である。
図１４に示すように、層アドレス比較回路４７には、チップ選択情報ＳＥＬの各ビット（Ａ２，Ａ１，Ａ０）と層アドレスＬＩＤの各ビット（ＢＣ２、ＢＣ１，ＢＣ０）が供給される。層アドレス比較回路４７は、これら出力信号の対応するビットをそれぞれ比較するＥＮＯＲゲート回路Ｇ０〜Ｇ２と、ＥＮＯＲゲート回路Ｇ０〜Ｇ２の出力信号ＣＯＭＰ０〜ＣＯＭＰ２を受けるＡＮＤゲート回路Ｇ３を有しており、ＡＮＤゲート回路Ｇ３の出力が一致信号ＨＩＴとして用いられる。
４つのチップを不使用にするパーシャル品とする場合には、各コアチップＣＣ０〜ＣＣ７に対して共通に供給されるパーシャル信号ＰＥＲがハイレベルに活性化される。パーシャル信号ＰＥＲはＣＯＭＰ２と共にＯＲゲート回路（パーシャルゲート）Ｇ４に入力される。一方、層アドレスの最上位ビットを比較するＥＮＯＲゲート回路Ｇ２の出力信号ＣＯＭＰ２は、ＯＲゲート回路Ｇ４を経由してＡＮＤゲート回路Ｇ３に供給される。パーシャル信号ＰＥＲが活性化しているときには、ＥＮＯＲゲート回路Ｇ２の出力によらず、ＯＲゲート回路Ｇ４の出力は常にハイレベルとなる。すなわち、パーシャル信号ＰＥＲを受け付けた層アドレス比較回路４７は、最上位ビットを無効化して下位２ビットのみを層アドレスの比較対象として取り扱う。
不使用チップとして選択されたコアチップの層アドレス比較回路４７には、不使用チップ情報保持回路３３から不使用チップ信号ＤＥＦが供給される。この不使用チップ信号ＤＥＦは、同一コアチップ内の層アドレス発生回路４６に供給されたものと同じものである。層アドレス比較回路４７のＡＮＤゲート回路Ｇ３は、出力信号ＣＯＭＰ０〜ＣＯＭＰ２と共に不使用チップ信号ＤＥＦを受ける。そのため、たとえチップ選択情報ＳＥＬと層アドレスＬＩＤの各ビットが一致したとしても、不使用チップ信号ＤＥＦがハイアクティブのときには、インバータＩＮＶ１を介してＡＮＤゲート回路Ｇ３に供給される信号／ＤＥＦはローレベルとなるので、一致信号ＨＩＴは出力されない。
８個のコアチップのすべてが良品である場合、すべての層アドレスが使用されるので、すべてのコアチップＣＣ０〜ＣＣ７には不使用チップ信号ＤＥＦ及びパーシャル信号ＰＥＲが供給されない。したがって、層アドレス信号線はすべて活性化され、３ビットの層アドレスは全ビットが比較対象とされる。
８個のコアチップのうちの一つが不良チップである場合、層アドレスの最上位ビットを切り捨てて１／２のアドレス空間とし、いわゆるパーシャル品として使用する。この場合、不良チップを含む４つのコアチップが不使用チップとして選択され、これらのコアチップには不使用チップ信号ＤＥＦが供給される。残りの４つのコアチップは通常通り使用されるものであるため、不使用チップ信号ＤＥＦは供給されない。また、パーシャル品の場合、すべてのコアチップＣＣ０〜ＣＣ７に対してパーシャル信号が供給される。
上記実施形態においては、５個以上の不良チップを想定していない。コアチップはアセンブリ前に一度検査されるため、組み立て後に５個以上の不良チップが発生する確率は極めて低いからである。ただし、本発明は５個以上の不良チップがある場合にも適用可能である。例えば、５個又は６個の不良チップに対応する場合、層アドレスの最上位ビットから２本を切り捨てる必要があるため、２つのパーシャルゲート回路を用意し、１／４のアドレス空間（コアチップ２個分）を確保すればよい。また、７個の不良チップがある場合には、３本すべてを切り捨てる必要があるため、３つのパーシャルゲート回路を用意し、１／８のアドレス空間（コアチップ１個分）を確保すればよい。
以上説明したように、本実施形態による半導体装置１０では、層アドレスＬＩＤの割り当てにおいて不使用チップをスキップさせていることから、コントローラからは不使用チップが存在しないように見える。このため、アセンブリ後に不良チップが発見された場合であっても、コントローラ側に特別な制御を要求することなく、正常な一部のコアチップのみを動作させることが可能となる。
また、本実施形態においては、アセンブリ後に不良チップが発見された場合には、必要に応じて正常チップも無効化し、有効なコアチップ数を２のべき乗個とするため、アドレス空間を２のべき乗とすることができ、コントローラによる層アドレス制御が容易となる。具体的には、不良チップ数が１〜４個の場合には有効なコアチップ数を４個とし、不良チップ数が５〜６個の場合には有効なコアチップ数を２個とし、不良チップ数が７個の場合には有効なコアチップ数を１個とすればよい。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。すなわち、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
上記実施形態においては、最上層のチップ識別番号を（０，０，０）とし、最上層から下層に向かってチップ識別番号をインクリメントしていく場合を例に挙げたが、本発明はこのような構成に限定されるものではなく、最下層のチップ識別番号を（０，０，０）とし、最下層から上層に向かってチップ識別番号をインクリメントしてもよい。また、インクリメントする代わりにデクリメントしても構わない。
さらに、本発明の適用対象はチップ積層型半導体装置に限定されるものではない。したがって、例えば図１５（ａ）に示すように、メモリコントローラ２１０とメモリモジュール２２０とを備える半導体システム２００において、メモリコントローラ２１０内に不使用チップ情報保持回路を設け、これによって、メモリモジュール２２０に搭載された複数のメモリチップ２３０の一部を不使用としても構わない。さらには、図１５（ｂ）に示すように、同一パッケージ上にＣＰＵ３１０と複数のキャッシュメモリ３２０が搭載された半導体システム３００において、ＣＰＵ３１０内に不使用チップ情報保持回路を設け、これによって、複数のキャッシュメモリ３２０の一部を不使用としても構わない。
１〜３ 貫通電極（ＴＳＶ）
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不使用チップ情報保持回路
３３ａ ヒューズ回路部
３３ｂ 論理回路部
４０，４０ａ，４０ｂ 内部電源発生回路
４０ｃ 昇圧回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレス出力回路
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０，７０ａ〜７０ｄ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ 抵抗分割回路
１１０ 差動回路
１２０，１４１ ドライバトランジスタ
１３１ Ｐチャンネル型ＭＯＳトランジスタ
１３２ インバータ
１３３ ＡＮＤゲート
１３４，１４２ Ｎチャンネル型ＭＯＳトランジスタ
１４０ レベル変換回路
２００，３００ 半導体システム
２１０ メモリコントローラ
２２０ メモリモジュール
２３０ メモリチップ
３１０ ＣＰＵ
３２０ キャッシュメモリ
ＣＣ０〜ＣＣ７ コアチップ
ＣＯＭＰ０〜ＣＯＭＰ２ ＥＮＯＲゲート回路の出力信号
ＣＯＵＮＴＥ カウントイネーブル信号
ＤＥＦ 不使用チップ信号
Ｇ０〜Ｇ２ ＥＮＯＲゲート回路
Ｇ３ ＡＮＤゲート回路
Ｇ４ ＯＲゲート回路
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＬＩＤ 層アドレス（チップアドレス）
ＰＥＲ パーシャル信号
ＰＯＮ パワーオン・リセット信号
ＴＳＶ 貫通電極

Claims (8)

  1. 内部電源発生回路を其々有する複数の被制御チップと、前記複数の被制御チップを制御する制御チップと、を備えた半導体システムであって、
    前記制御チップは前記複数の被制御チップの不使用チップ情報を保持する不使用チップ情報保持回路を備え、前記複数の被制御チップは其々対応する前記不使用チップ情報を前記不使用チップ情報保持回路から受け、該不使用チップ情報が不使用状態を示すときには前記内部電源発生回路を非活性とし、使用状態を示すときには前記内部電源発生回路を活性とすることを特徴とする半導体システム。
  2. 前記複数の被制御チップは互いに同じ回路構成を有していることを特徴とする請求項１に記載の半導体システム。
  3. 前記複数の被制御チップにそれぞれ設けられた前記内部電源発生回路の出力は、互いに電気的に分離されていることを特徴とする請求項１又は２に記載の半導体システム。
  4. 非活性である前記内部電源発生回路は、出力をグランドレベルとすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体システム。
  5. 前記制御チップ及び前記複数の被制御チップが積層されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体システム。
  6. 前記複数の被制御チップには基板を貫通する複数の貫通電極が設けられており、積層方向に隣接する被制御チップに設けられた前記複数の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項５に記載の半導体システム。
  7. 前記被制御チップは、それぞれメモリセルアレイを有するコアチップであり、
    前記制御チップは、前記複数のコアチップを制御するインターフェースチップであり、
    前記インターフェースチップと外部との間で同時に入出力する単位外部データのビット数よりも、前記複数のコアチップと前記インターフェースチップとの間で同時に入出力する単位内部データのビット数の方が多いことを特徴とする請求項１乃至６のいずれか一項に記載の半導体システム。
  8. 前記インターフェースチップは、シリアルな前記単位外部データをパラレルな前記単位内部データに変換し、パラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項７に記載の半導体システム。
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