JP5586915B2 - 半導体記憶装置及びこれを備える情報処理システム - Google Patents

Description

本発明は半導体記憶装置及びこれを備える情報処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体記憶装置及びこれを備える情報処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。

しかしながら、この種の半導体記憶装置は、コントローラからはあくまで１個のメモリチップとして認識される。このため、１つのインターフェースチップに対して複数のコアチップを割り当てる場合には、各コアチップに対する個別のアクセスをどのようにして行うかが問題となる。つまり、通常のマルチチップパッケージであれば、各メモリチップに設けられたチップ選択端子（／ＣＳ）を用いて、各メモリチップを個別に選択することができる。これに対し、上記の半導体記憶装置においては、チップ選択端子が設けられているのはあくまでインターフェースチップであることから、チップ選択信号によって各コアチップを個別に選択することはできない。

この問題を解決する方法として、特許文献１においては、各コアチップにチップ識別番号を割り当てるとともに、インターフェースチップから各コアチップにチップ選択アドレスを共通に与えることによって、各コアチップの個別選択を実現している。

特開２００７−１５７２６６号公報

しかしながら、特許文献１にて用いるチップ選択アドレスは、通常の半導体記憶装置では用いられない信号であることから、従来の半導体記憶装置との互換性が失われてしまう。このため、当該半導体記憶装置を制御するコントローラにも従来の半導体記憶装置とは異なるインターフェースが要求されるなど、汎用性が乏しいという問題があった。したがって、複数のコアチップとインターフェースチップからなる半導体記憶装置においても、従来の半導体記憶装置との互換性を確保することによって汎用性を持たせることが望まれている。

本発明による半導体記憶装置は、それぞれ対応するメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップと、を備え、前記インターフェースチップは、前記メモリセルアレイに含まれるメモリセルを特定するためのアドレス情報を受け、前記アドレス情報の一部を前記チップ識別情報と比較するためのチップ選択情報として前記複数のコアチップに共通に供給することを特徴とする。

本発明によれば、アドレス情報の一部をチップ識別情報として用いていることから、従来の半導体記憶装置とは異なる信号が不要である。つまり、コントローラからは単にアドレス空間が拡大されたように見えるだけであることから、従来の半導体記憶装置と同じインターフェースを用いることが可能となる。

本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体記憶装置１０の回路構成を示すブロック図である。 コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。 Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。 コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す別の図であり、層アドレス比較回路４７の構成をより詳細に示している。 層アドレス比較回路４７の回路図である。 コントロールロジック回路６３の回路構成を示すブロック図である。 コントロールロジック回路６３の動作を説明するためのタイミング図である。 不良チップが存在する場合におけるＩ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。 半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。

インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。

図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図４は、半導体記憶装置１０の回路構成を示すブロック図である。

図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。

更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。

コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。

層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。

層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。

以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。

図５は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。

図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して従属接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。

層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。

コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。

以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。

また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。

このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路（チップ情報比較回路）４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤ（チップ識別情報）と、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部（チップ選択情報）ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。

インターフェースチップＩＦより供給されるアドレス信号には、ロウアドレスとカラムアドレスが含まれており、ロウアドレス及びカラムアドレスの順にコアチップＣＣ０〜ＣＣ７に供給される。したがって、チップ選択情報ＳＥＬの全てがロウアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時に完了することになる。これに対し、チップ選択情報ＳＥＬの一部がロウアドレスに含まれ、チップ選択情報ＳＥＬの残りの一部がカラムアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時には完了せず、カラムアドレスが入力されてはじめて完了する。

アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるかは、Ｉ／Ｏ構成によって異なる。つまり、チップ選択情報ＳＥＬは固定的に決まるのではなく、Ｉ／Ｏ構成に応じて可変である。ここで、Ｉ／Ｏ構成とは、外部との間で同時に入出力する単位外部データのビット数の構成を指し、本実施形態では、１６ビット構成（ＤＱ０〜ＤＱ１５）、８ビット構成（ＤＱ０〜ＤＱ７）及び４ビット構成（ＤＱ０〜ＤＱ３）のいずれかを選択することができる。Ｉ／Ｏ構成の選択は、ヒューズ切断やボンディングオプションによって行うことができる。

図６は、Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。

図６に示すように、１６ビット構成（１６ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９がカラムアドレスＹ０〜Ｙ９として用いられる。このうち、ロウアドレスＸ１３〜Ｘ１５は、チップ選択情報ＳＥＬの各ビットとして使用される。したがって、１６ビット構成（１６ＤＱ）に設定された場合には、ロウアドレスが入力された時点でチップ選択情報ＳＥＬが確定する。

これに対し、８ビット構成（８ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１がカラムアドレスＹ０〜Ｙ９，Ｙ１１として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１１がチップ選択情報ＳＥＬの各ビットとして使用される。さらに、４ビット構成（４ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１，Ａ１３がカラムアドレスＹ０〜Ｙ９，Ｙ１１，Ｙ１３として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１３がチップ選択情報ＳＥＬの各ビットとして使用される。したがって、８ビット構成（８ＤＱ）又は４ビット構成（４ＤＱ）に設定された場合には、ロウアドレスとカラムアドレスの両方が入力されないと、選択情報ＳＥＬは確定しない。

図５に戻って、層アドレスコントロール回路４５は選択されたＩ／Ｏ構成に応じ、アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるか、指定信号ＳＥＴによって指定する。指定信号ＳＥＴは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７の層アドレス比較回路４７に共通に供給される。そして、層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤとインターフェースチップＩＦより供給されるチップ選択情報ＳＥＬとを比較し、これらが一致した場合に一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは当該コアチップ内のコントロールロジック回路６３に供給される。コントロールロジック回路６３は一致信号ＨＩＴによって活性化され、ＴＳＶを介してインターフェースチップＩＦより供給される内部コマンドＩＣＭＤを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドＩＲＣＭＤは図１に示したロウ制御回路６１に供給され、内部カラムコマンドＩＣＣＭＤは図１に示したカラム制御回路６２に供給される。これに対し、一致信号ＨＩＴが活性化していない場合、コントロールロジック回路６３は内部コマンドＩＣＭＤを無効とする。したがって、各コアチップＣＣ０〜ＣＣ７に共通に供給される内部コマンドＩＣＭＤは、コアチップＣＣ０〜ＣＣ７のいずれか一つにおいて有効とされる。

図７は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す別の図であり、層アドレス比較回路４７の構成をより詳細に示している。

図７に示すように、層アドレス比較回路４７は、層アドレス選択回路４７ａと、ロウアドレス比較回路４７ｘと、カラムアドレス比較回路４７ｙとを含んでいる。層アドレス選択回路４７ａは、指定信号ＳＥＴを受け、アドレス信号ＡＤＤのどの部分をロウアドレス比較回路４７ｘ又はカラムアドレス比較回路４７ｙに供給するかを選択する回路である。上述の通り、指定信号ＳＥＴは、Ｉ／Ｏ構成に基づき層アドレスコントロール回路４５より供給される。

層アドレス選択回路４７ａによって選択されたロウアドレスは、層アドレスＬＩＤの対応するビットとともにロウアドレス比較回路４７ｘに供給される。ロウアドレス比較回路４７ｘはこれらを比較し、両者の各ビットが全て一致した場合に一致信号ＨＩＴＸを活性化させる。同様に、層アドレス選択回路４７ａによって選択されたカラムアドレスは、層アドレスＬＩＤの対応するビットとともにカラムアドレス比較回路４７ｙに供給される。カラムアドレス比較回路４７ｙはこれらを比較し、両者の各ビットが全て一致した場合に一致信号ＨＩＴＹを活性化させる。このようにして生成される一致信号ＨＩＴＸ、ＨＩＴＹは、コントロールロジック回路６３に供給される。

図８は、層アドレス比較回路４７の回路図である。

図８に示すように、層アドレス選択回路４７ａには、アドレス信号のビットＡ１１，Ａ１３〜Ａ１５と層アドレスＬＩＤの各ビットＬＩＤ０〜ＬＩＤ２が供給されており、これらをどのパスに出力するかが指定信号ＳＥＴによって切り替えられる。

具体的に説明すると、指定信号ＳＥＴが１６ビット構成（１６ＤＱ）を示している場合には、アドレス信号のビットＡ１３〜Ａ１５がそれぞれ出力信号ＡＸ０〜ＡＸ２として出力され、層アドレスＬＩＤの各ビットＬＩＤ０〜ＬＩＤ２がそれぞれ出力信号ＬＩＤＸ０〜ＬＩＤＸ２として出力される。また、指定信号ＳＥＴが８ビット構成（８ＤＱ）を示している場合には、アドレス信号のビットＡ１４，Ａ１５，Ａ１１がそれぞれ出力信号ＡＸ０，ＡＸ１，ＡＹ０として出力され、層アドレスＬＩＤの各ビットＬＩＤ０〜ＬＩＤ２がそれぞれ出力信号ＬＩＤＸ０，ＬＩＤＸ１，ＬＩＤＹ０として出力される。さらに、指定信号ＳＥＴが４ビット構成（４ＤＱ）を示している場合には、アドレス信号のビットＡ１４，Ａ１５，Ａ１３がそれぞれ出力信号ＡＸ０，ＡＸ１，ＡＹ０として出力され、層アドレスＬＩＤの各ビットＬＩＤ０〜ＬＩＤ２がそれぞれ出力信号ＬＩＤＸ０，ＬＩＤＸ１，ＬＩＤＹ０として出力される。

このようにして選択された出力信号のうち、ロウアドレス系の信号、すなわちＡＸ０〜ＡＸ２，ＬＩＤＸ０〜ＬＩＤＸ２についてはロウアドレス比較回路４７ｘに供給される。ロウアドレス比較回路４７ｘは、これら出力信号の対応するビットをそれぞれ比較するＥＮＯＲゲート回路Ｇ０〜Ｇ２と、ＥＮＯＲゲート回路Ｅ０〜Ｅ２の出力信号ＣＯＭＰＸ０〜ＣＯＭＰＸ２を受けるＡＮＤゲート回路Ｇ３を有しており、ＡＮＤゲート回路Ｇ３の出力が一致信号ＨＩＴＸとして用いられる。

一方、層アドレス選択回路４７ａからの出力信号のうち、ロウアドレス系の信号、すなわちＡＹ０，ＬＩＤＹ０については、ＥＮＯＲゲート回路Ｇ４からなるカラムアドレス比較回路４７ｙに供給される。ＥＮＯＲゲート回路Ｇ４の出力信号ＣＯＭＰＹ０は、一致信号ＨＩＴＹとして用いられる。

尚、指定信号ＳＥＴが１６ビット構成（１６ＤＱ）を示している場合には、層アドレス選択回路４７ａの出力信号ＡＹ０，ＬＩＤＹ０が同一の論理レベルに固定され、これにより一致信号ＨＩＴＹが活性状態に保たれる。また、指定信号ＳＥＴが８ビット構成（８ＤＱ）又は４ビット構成（４ＤＱ）を示している場合には、層アドレス選択回路４７ａの出力信号ＡＸ２，ＬＩＤＸ２が同一の論理レベルに固定され、これにより出力信号ＣＯＭＰＸ２が活性状態に保たれる。

図９は、コントロールロジック回路６３の回路構成を示すブロック図である。

図９に示すように、コントロールロジック回路６３は、ロウコマンド制御回路６３ｘとカラムコマンド制御回路６３ｙを含んでいる。ロウコマンド制御回路６３ｘは、内部コマンドＩＣＭＤに含まれるロウコマンドＲＣＭＤを受け、これを内部ロウコマンドＩＲＣＭＤとしてロウ制御回路６１に供給するか否かを選択する回路である。その選択は、一致信号ＨＩＴＸ及び不良チップ信号ＤＥＦによって定められる。具体的には、一致信号ＨＩＴＸが活性化しており、且つ、不良チップ信号ＤＥＦが非活性状態である（不良チップではない）場合に限り、ロウコマンドＲＣＭＤを内部ロウコマンドＩＲＣＭＤとして出力する。その他の場合には、ロウコマンドＲＣＭＤはロウコマンド制御回路６３ｘにて遮断されるため、ロウ制御回路６１には有効な内部ロウコマンドＩＲＣＭＤは供給されない。

内部ロウコマンドＩＲＣＭＤは、ラッチ回路６３ａにも供給される。ラッチ回路６３ａは、ＳＲ型のラッチ回路であり、そのセット入力端Ｓに内部ロウコマンドＩＲＣＭＤが入力される。ラッチ回路６３ａの出力端Ｑからはラッチ信号ＬＴが出力され、ＡＮＤゲート回路Ｇ５の一方の入力端に供給される。ＡＮＤゲート回路Ｇ５の他方の入力端には、内部コマンドＩＣＭＤに含まれるカラムコマンドＣＣＭＤが入力される。ＡＮＤゲート回路Ｇ５の出力は、カラムコマンド制御回路６３ｙに供給される。

カラムコマンド制御回路６３ｙは、ＡＮＤゲート回路Ｇ５の出力を受け、これを内部カラムコマンドＩＣＣＭＤとしてカラム制御回路６２に供給するか否かを選択する回路である。その選択は、一致信号ＨＩＴＹ及び不良チップ信号ＤＥＦによって定められる。具体的には、一致信号ＨＩＴＹが活性化しており、且つ、不良チップ信号ＤＥＦが非活性状態である（不良チップではない）場合に限り、カラムコマンドＣＣＭＤを内部カラムコマンドＩＣＣＭＤとして出力する。その他の場合には、ＡＮＤゲート回路Ｇ５の出力はカラムコマンド制御回路６３ｙにて遮断されるため、カラム制御回路６２には有効な内部カラムコマンドＩＣＣＭＤは供給されない。

もちろん、一致信号ＨＩＴＹが活性化しており、且つ、不良チップ信号ＤＥＦが非活性状態である（不良チップではない）場合であっても、ラッチ回路６３ａがセットされていない場合（リセットされている場合）には、カラムコマンドＣＣＭＤはＡＮＤゲート回路Ｇ５にて遮断されるため、カラム制御回路６２には有効な内部カラムコマンドＩＣＣＭＤは供給されない。

かかる構成により、ロウ制御回路６１及びカラム制御回路６２にそれぞれ有効な内部ロウコマンドＩＲＣＭＤ及び内部カラムコマンドＩＣＣＭＤが供給されるのは、コアチップＣＣ０〜ＣＣ７のうち、チップ選択情報ＳＥＬによって選択されたいずれか一つのコアチップのみとなる。したがって、これらコアチップＣＣ０〜ＣＣ７に対する選択的なアクセスが可能となる。

また、ラッチ回路６３ａがリセット状態であるコアチップ、すなわち、内部ロウコマンドＩＲＣＭＤが活性化しなかったコアチップにおいては、ＡＮＤゲート回路Ｇ５によってカラムコマンドＣＣＭＤが遮断されることから、非選択のコアチップが誤動作を起こすこともない。

さらに、ロウコマンド制御回路６３ｘ及びカラムコマンド制御回路６３ｙは、不良チップ信号ＤＥＦが活性化している場合（不良チップである場合）には、内部ロウコマンドＩＲＣＭＤ及び内部カラムコマンドＩＣＣＭＤを非活性状態に保持することから、不良チップによる予期せぬ動作によって正常なアクセスが阻害されることがなくなる。また、不良チップの消費電力も削減される。

尚、コントロールロジック回路６３は、内部コマンドＩＣＭＤのうち全てのコアチップＣＣ０〜ＣＣ７に対して有効なコマンドについては、不良チップ信号ＤＥＦが活性化している場合（不良チップである場合）を除き、これを受け付けて後段の回路に供給する。このようなコマンドしては、リフレッシュコマンドＲＥＦ、モードレジスタセットコマンドＭＲＳ、プリチャージコマンドＰＲＥが挙げられ、それぞれ内部リフレッシュコマンドＩＲＥＦ、内部モードレジスタセットコマンドＩＭＲＳ、内部プリチャージコマンドＩＰＲＥとして出力される。これらコマンドについても、不良チップ信号ＤＥＦが活性化している場合（不良チップである場合）には、制御回路６３ｂ又は制御回路６３ｃによって遮断される。

図９に示すように、内部プリチャージコマンドＩＰＲＥは、ラッチ回路６３ａのリセット入力端Ｒにも入力される。内部プリチャージコマンドＩＰＲＥはアクセス終了時に発行されるコマンドであり、これが発行された場合にはラッチ回路６３ａをリセット状態に戻すことより、次のアクセスを受け付ける準備を整える。

図１０は、コントロールロジック回路６３の動作を説明するためのタイミング図であり、Ｉ／Ｏ構成が８ビット構成（又は４ビット構成）である場合において、コアチップＣＣ０が選択された場合の動作を示している。

まず、外部クロック信号ＣＫに同期してアクティブコマンドＡＣＴが発行されると、ロウコマンドＲＣＭＤが活性化する。また、アクティブコマンドＡＣＴと同時にコアチップＣＣ０を選択するロウアドレスが入力されるが、図６を用いて説明したとおり、Ｉ／Ｏ構成が８ビット構成（又は４ビット構成）である場合には、ロウアドレスのみではチップ選択情報ＳＥＬは決まらない。このため、本例では、アクティブコマンドＡＣＴに応答して、２つの一致信号ＨＩＴＸ［０］，ＨＩＴＸ［４］が活性化している。他の一致信号ＨＩＴＸ［１〜３，５〜７］については非活性状態である。ここで、信号名の最後に［ｉ］（ｉ＝０〜７）と表記しているのは、コアチップＣＣｉ内の信号であることを意味する。

一致信号ＨＩＴＸ［０，４］の活性化により、コアチップＣＣ０，ＣＣ４において内部ロウコマンドＩＲＣＭＤが活性化する。これによりラッチ回路６３ａがセット状態となり、ラッチ信号ＬＴ［０，４］が活性化する。他のラッチ信号ＬＴ［１〜３，５〜７］については非活性状態である。

次に、外部クロック信号ＣＫに同期してカラムコマンドの一種であるリードコマンドＲＥＡＤが発行されると、カラムコマンドＣＣＭＤが活性化する。また、リードコマンドＲＥＡＤと同時にコアチップＣＣ０を選択するカラムアドレスが入力されるため、その中の１ビットＹ１１（４ＤＱの場合はＹ１３）によって、一致信号ＨＩＴＹ［０］を含む４つの一致信号ＨＩＴＹが活性化する。この時、一致信号ＨＩＴＹ［４］は活性化しない。

そして、活性化しているラッチ信号は、ラッチ信号ＬＴ［０，４］のみであることから、結果的に活性化する内部カラムコマンドＩＣＣＭＤはコアチップＣＣ０内の内部カラムコマンドＩＣＣＭＤ［０］のみとなり、他のコアチップＣＣ１〜ＣＣ７内の内部カラムコマンドＩＣＣＭＤ［１〜７］は非活性状態に保たれる。

このように、Ｉ／Ｏ構成が８ビット構成（又は４ビット構成）である場合のように、ロウアドレスとカラムアドレスの両方によってチップ選択情報ＳＥＬが決定する場合であっても、内部カラムコマンドＩＣＣＭＤは選択すべきコアチップにおいてのみ活性化し、他のコアチップにおいては活性化しない。これにより、非選択のコアチップが予期しない動作を行うことがなく、選択されたコアチップのみが正しく動作することになる。

以上説明したように、本実施形態による半導体記憶装置１０は、メモリセルを特定するためのアドレス信号の一部をチップ選択情報ＳＥＬとして用いていることから、チップ選択を行うための特別な信号を必要としない。つまり、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識され、そのインターフェースも従来のＤＲＡＭと同一であることから、従来のＤＲＡＭとの互換性を確保することが可能となる。

しかも、Ｉ／Ｏ構成に応じて、アドレス信号のどのビットをチップ選択情報ＳＥＬとして用いるか選択していることから、Ｉ／Ｏ数によってページ構成を変化させるなどの複雑な制御が不要となる。つまり、図６に示すように、１６ビット構成（＝１６ＤＱ）が選択された場合には、コアチップ内でロウアドレスとして使用されるのはＸ０〜Ｘ１２であり、残りのビットＸ１３〜Ｘ１５を全てチップ選択情報ＳＥＬに割り当てることができるのに対し、８ビット構成（＝８ＤＱ）又は４ビット構成（＝４ＤＱ）が選択された場合にはビットＸ１３もコアチップ内でロウアドレスとして使用されることから、チップ選択情報ＳＥＬを１６ビット構成時と同様に割り当てると、ページサイズを１ＫＢから２ＫＢに切り替える処理が必要となる。これに対し、本実施形態による半導体記憶装置１０によればそのような切り替えは不要であり、回路構成を簡素化することが可能となる。

また、本実施形態による半導体記憶装置１０では、層アドレスＬＩＤの割り当てにおいて不良チップをスキップさせていることから、コントローラからは不良チップが存在しないように見える。このため、アセンブリ後に不良チップが発見された場合であっても、コントローラ側に特別な制御を要求することなく、有効な一部のコアチップのみを動作させることが可能となる。

尚、アセンブリ後に不良チップが発見された場合には、必要に応じて正常チップも無効化することにより、有効なコアチップ数を２のべき乗個とすることが好ましい。具体的には、不良チップ数が１〜４個の場合には有効なコアチップ数を４個とし、不良チップ数が５〜６個の場合には有効なコアチップ数を２個とし、不良チップ数が７個の場合には有効なコアチップ数を１個とすればよい。これによれば、アドレス空間が２のべき乗となることから、コントローラの制御が容易となる。

図１１は、不良チップが存在する場合におけるＩ／Ｏ構成に応じたアドレスの割り当てを説明するための表であり、（ａ）は有効なコアチップ数が４個である場合（＝４ＧＢ）を示しており、（ｂ）は有効なコアチップ数が２個である場合（＝２ＧＢ）を示している。

図１１（ａ）に示すように、４個のコアチップで４ＧＢ構成とする場合、図６に示したアドレス構成と比べて、１６ビット構成（１６ＤＱ）におけるロウアドレスＸ１５、８ビット構成（８ＤＱ）におけるカラムアドレスＹ１１、４ビット構成（４ＤＱ）におけるカラムアドレスＹ１３が不使用となる。チップ選択情報ＳＥＬについては２ビット構成となり、最上位ビットＳＥＬ２が不使用となる他は、図６に示した例と同じビットが使用される。

また、図１１（ｂ）に示すように、２個のコアチップで２ＧＢ構成とする場合、図６に示したアドレス構成と比べて、１６ビット構成（１６ＤＱ）におけるロウアドレスＸ１４，Ｘ１５、８ビット構成（８ＤＱ）におけるロウアドレスＸ１５及びカラムアドレスＹ１１、４ビット構成（４ＤＱ）におけるロウアドレスＸ１５及びカラムアドレスＹ１３が不使用となる。チップ選択情報ＳＥＬについては１ビット構成となり、上位の２ビットＳＥＬ２，ＳＥＬ１が不使用となる他は、図６に示した例と同じビットが使用される。

このように、一部のコアチップを不使用とする場合であっても、層アドレス比較回路４７の回路構成を変更する必要はない。

図１２は、本実施形態による半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。

図１２に示すデータ処理システムは、メモリモジュール１００とこれに接続されたコントローラ２００によって構成されている。メモリモジュール１００は、モジュール基板１０１上に複数の半導体記憶装置１０が搭載された構成を有している。モジュール基板１０１上には、コントローラ２００から供給されるアドレス信号やコマンド信号を受けるレジスタ１０２が搭載されており、各半導体記憶装置１０にはレジスタ１０２を介してアドレス信号やコマンド信号が供給される。

このような構成を有するデータ処理システムにおいて、コントローラ２００はアドレス信号やコマンド信号など、通常のＤＲＡＭのアクセスに必要な各種信号を供給すれば足り、チップ選択アドレスなど、通常のＤＲＡＭでは用いられない特別な信号を供給する必要はない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。

１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体記憶装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
４７ａ 層アドレス選択回路
４７ｘ ロウアドレス比較回路
４７ｙ カラムアドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６３ａ ラッチ回路
６３ｂ，６３ｃ 制御回路
６３ｘ ロウコマンド制御回路
６３ｙ カラムコマンド制御回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ メモリモジュール
１０１ モジュール基板
１０２ レジスタ
２００ コントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＣＣＭＤ 内部カラムコマンド
ＩＣＭＤ 内部コマンド
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＩＲＣＭＤ 内部ロウコマンド
ＬＩＤ 層アドレス（チップ識別情報）
ＲＣＭＤ ロウコマンド
ＳＢ 外部端子
ＳＥＬ チップ選択情報
ＴＳＶ 貫通電極

Claims (14)

1. それぞれ対応するメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、
   前記複数のコアチップを制御するインターフェースチップと、を備え、
   前記インターフェースチップは、前記メモリセルアレイに含まれるメモリセルを特定するためのアドレス情報を受け、前記アドレス情報の一部を前記チップ識別情報と比較するためのチップ選択情報として前記複数のコアチップに共通に供給し、
   前記インターフェースチップは、前記複数のコアチップを制御するためのコマンド情報を前記複数のコアチップに共通に供給し、
   前記複数のコアチップは、前記チップ選択情報を受けるチップ情報比較回路と、前記コマンド情報を受けるコントロールロジック回路とを含み、
   前記チップ情報比較回路は、当該コアチップに割り当てられたチップ識別情報と前記チップ選択情報とが一致したことに応答して、前記コントロールロジック回路を活性化させ、
   前記アドレス情報は、ロウアドレスとカラムアドレスを含んでおり、
   前記コマンド情報は、ロウコマンドとカラムコマンドを含んでおり、
   前記チップ選択情報の少なくとも一部は、前記ロウアドレスに含まれており、
   前記インターフェースチップは、前記ロウアドレスと前記ロウコマンドを前記複数のコアチップに共通に供給した後、前記カラムアドレスと前記カラムコマンドを前記複数のコアチップに共通に供給し、
   前記コントロールロジック回路は、前記ロウアドレスに含まれる前記チップ選択情報の少なくとも一部と当該コアチップに割り当てられたチップ識別情報の少なくとも一部とが一致したことを前記チップ情報比較回路が検出したことに応答して、供給された前記ロウコマンドに基づいて内部ロウコマンドを活性化させるロウコマンド制御回路を含み、
   前記コントロールロジック回路は、前記内部ロウコマンドの活性化に応答してリセット状態からセット状態に遷移するラッチ回路と、前記ラッチ回路が前記リセット状態である場合、前記カラムコマンドに基づいた内部カラムコマンドの活性化を禁止するカラムコマンド制御回路とをさらに含み、
   前記チップ選択情報の他の一部は、前記カラムアドレスに含まれており、
   前記カラムコマンド制御回路は、前記ラッチ回路がセット状態であり、且つ、前記カラムアドレスに含まれる前記チップ選択情報の一部と当該コアチップに割り当てられたチップ識別情報の一部とが一致したことを前記チップ情報比較回路が検出したことに応答して、前記カラムコマンドに基づいて前記内部カラムコマンドを活性化させることを特徴とする半導体記憶装置。
2. 前記ラッチ回路は、アクセス終了時に発行されるコマンド情報に応答してリセットされることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記コントロールロジック回路は、前記コマンド情報のうち前記複数のコアチップの全てに対して有効なコマンド情報が入力された場合、前記チップ選択情報にかかわらず活性化されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記インターフェースチップは、外部との間で同時に入出力する単位外部データのビット数が可変であり、前記単位外部データのビット数に応じて前記チップ選択情報を可変とすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記単位外部データが第１のビット数である場合、前記チップ選択情報は前記ロウアドレスの一部によって構成され、
   前記単位外部データが第２のビット数である場合、前記チップ選択情報は前記ロウアドレスの一部と前記カラムアドレスの一部によって構成されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記チップ情報比較回路は、前記単位外部データのビット数に応じて前記アドレス情報の異なる一部を前記チップ選択情報として抽出するアドレス選択回路を含むことを特徴とする請求項４又は５に記載の半導体記憶装置。
7. 前記インターフェースチップは、前記複数のコアチップのうち使用しないコアチップを特定するチップ情報保持回路を含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記複数のコアチップに割り当てられる前記チップ識別情報は、前記チップ情報保持回路の出力に応じて可変であることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記インターフェースチップと外部との間で同時に入出力する単位外部データのビット数よりも、前記複数のコアチップと前記インターフェースチップとの間で同時に入出力する単位内部データのビット数の方が多いことを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。
10. 前記インターフェースチップは、シリアルな前記単位外部データをパラレルな前記単位内部データに変換し、パラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項９に記載の半導体記憶装置。
11. 前記複数のコアチップが積層されていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体記憶装置。
12. 前記複数のコアチップには基板を貫通する複数の貫通電極が設けられており、積層方向に隣接するコアチップに設けられた前記複数の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記複数のコアチップと前記インターフェースチップが積層されていることを特徴とする請求項１１又は１２に記載の半導体記憶装置。
14. それぞれ対応するメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体記憶装置と、
    前記半導体記憶装置を制御するコントローラと、を備える情報処理システムであって、
    前記インターフェースチップは、前記メモリセルアレイに含まれるメモリセルを特定するためのアドレス情報を前記コントローラから受け、前記アドレス情報の一部を前記チップ識別情報と比較するためのチップ選択情報として前記複数のコアチップに共通に供給し、
    前記インターフェースチップは、前記複数のコアチップを制御するためのコマンド情報を前記複数のコアチップに共通に供給し、
    前記複数のコアチップは、前記チップ選択情報を受けるチップ情報比較回路と、前記コマンド情報を受けるコントロールロジック回路とを含み、
    前記チップ情報比較回路は、当該コアチップに割り当てられたチップ識別情報と前記チップ選択情報とが一致したことに応答して、前記コントロールロジック回路を活性化させ、
    前記アドレス情報は、ロウアドレスとカラムアドレスを含んでおり、
    前記コマンド情報は、ロウコマンドとカラムコマンドを含んでおり、
    前記チップ選択情報の少なくとも一部は、前記ロウアドレスに含まれており、
    前記インターフェースチップは、前記ロウアドレスと前記ロウコマンドを前記複数のコアチップに共通に供給した後、前記カラムアドレスと前記カラムコマンドを前記複数のコアチップに共通に供給し、
    前記コントロールロジック回路は、前記ロウアドレスに含まれる前記チップ選択情報の少なくとも一部と当該コアチップに割り当てられたチップ識別情報の少なくとも一部とが一致したことを前記チップ情報比較回路が検出したことに応答して、供給された前記ロウコマンドに基づいて内部ロウコマンドを活性化させるロウコマンド制御回路を含み、
    前記コントロールロジック回路は、前記内部ロウコマンドの活性化に応答してリセット状態からセット状態に遷移するラッチ回路と、前記ラッチ回路が前記リセット状態である場合、前記カラムコマンドに基づいた内部カラムコマンドの活性化を禁止するカラムコマンド制御回路とをさらに含み、
    前記チップ選択情報の他の一部は、前記カラムアドレスに含まれており、
    前記カラムコマンド制御回路は、前記ラッチ回路がセット状態であり、且つ、前記カラムアドレスに含まれる前記チップ選択情報の一部と当該コアチップに割り当てられたチップ識別情報の一部とが一致したことを前記チップ情報比較回路が検出したことに応答して、前記カラムコマンドに基づいて前記内部カラムコマンドを活性化させることを特徴とする情報処理システム。

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